Centro de soporte de Ethernet

El Centro de asistencia de PI Ethernet proporciona información sobre cómo seleccionar, diseñar e implementar enlaces Ethernet para dispositivos Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 y Cyclone® 10. También hay pautas sobre cómo abrir su sistema y depurar los enlaces Ethernet. Esta página está organizada en categorías que se alinean con un flujo de diseño de sistema Ethernet de principio a fin.

Obtenga soporte adicional para el diseño del protocolo de interfaz de FPGA Agilex™ 7, el diseño del protocolo de interfaz de FPGA Agilex™ 5, viajes guiados paso a paso para flujos de desarrollo estándar que muestran los recursos y la documentación críticos clave.

Para otros dispositivos, busque en las Colecciones de asistencia de dispositivos y productos.

Empezar

Directrices de diseño de integridad de señal de la familia de dispositivos Agilex™ 7 de interfaz serial de alta velocidad

Hoja de trabajo de revisión de esquemas del dispositivo Agilex™ 7

Directrices de diseño de PCB para FPGAs y SoC de Agilex™ 5 (HSSI, EMIF, MIPI, True Differential, PDN)

Hoja de trabajo de revisión de esquemas de dispositivos Agilex™ 5

1. Selección de dispositivo e IP

¿Qué FPGA familia debo usar?

Consulte la Tabla 1 para comprender la compatibilidad del núcleo de propiedad intelectual (PI) Ethernet para dispositivos Agilex™, Stratix® 10, Arria® 10 y Cyclone® 10. Compare entre los cuatro dispositivos para seleccionar el dispositivo adecuado para la implementación de su subsistema Ethernet.

Consulte las guías de usuario correspondientes para comprender y averiguar si las diversas funciones enumeradas en la tabla anterior son mutuamente excluyentes. Por ejemplo: FPGA IP para Ethernet de 100 Gbps de baja latencia (para Arria® 10 dispositivos) no le permite habilitar RS-FEC y 1588 PTP simultáneamente.

2. Flujo de diseño e integración de IP

¿Dónde puedo encontrar información sobre la integración de IP?

Consulte la sección Getting Started (Primeros pasos) de la guía del usuario del núcleo de PI que elija. También puede consultar los siguientes documentos para obtener más información:

Dispositivos Agilex™

• Guía del usuario de E/S de uso general de Agilex™ 7 series F e I
• Guía del usuario de configuración de Agilex™ 7
• Guía del usuario de E/S de propósito general de los sistemas integrados en chip y FPGAs Agilex™ 5
• Guía del usuario de configuración de Agilex™ 5

Stratix® 10 dispositivos

• AN 778: uso del transceptor Stratix® 10

Arria® 10 dispositivos

• AN 735: FPGA Directrices de migración de núcleo IP MAC Ethernet 10G de baja latencia
• AN 795: Implementación de directrices para el subsistema Ethernet 10G que utiliza un núcleo IP MAC 10G de baja latencia en dispositivos Arria® 10
• AN 808: directrices de migración de la Arria® 10 a la Stratix® 10 para un subsistema Ethernet de 10 G

¿Qué núcleo de IP Ethernet debería utilizar?

FPGA IP para Ethernet

La cartera de FPGA IP for Ethernet contiene varios tipos de PI para admitir velocidades de datos de 10 Mbps a 100 Gbps. Las soluciones IP de Ethernet abarcan el controlador de acceso a medios y el núcleo PI PHY, que incluye tanto la conexión al medio físico (PMA) como la subcapa de codificación física (PCS). Para obtener más información, consulte las siguientes guías del usuario:

Dispositivos Agilex™

• Guía del usuario de E-Tile Hard IP para Ethernet FPGA IP
• Guía de usuario de PHY del transceptor E-Tile
• Herramienta de colocación de canal E-Tile
• Hoja de datos del dispositivo Agilex™ 7
• Hoja de datos del dispositivo Agilex™ 5

Stratix® 10 dispositivos

• Guía del usuario de FPGA Triple Speed Ethernet IP Core
• Guía de usuario de núcleo IP MAC Ethernet 10G de baja latencia FPGA
• Guía de usuario del núcleo PI PHY Ethernet Multi-tasa 10 1G/2.5G/5G/10G Stratix®
• Guía de usuario de Stratix® 10 10GBASE-KR PHY IP Core
• Guía de usuario de núcleo IP Ethernet de 40 Gbps de baja latencia Stratix® 10
• Guía de usuario de núcleo IP Ethernet de 100 Gbps de baja latencia Stratix® 10
• Guía del usuario de Stratix® 10 E-Tile Hard IP para Ethernet FPGA IP
• Guía de usuario de PHY del transceptor E-Tile Stratix® 10
• Guía del usuario de Stratix® 10 H-Tile Hard IP para Ethernet FPGA IP
• Guía de usuario de PHY del transceptor Stratix® 10 L y H-Tile
• Stratix® 10 Hoja de datos del dispositivo
• Herramienta de colocación de canal E-Tile

Arria® 10 dispositivos

• Guía del usuario de FPGA Triple Speed Ethernet IP Core
• Guía de usuario de núcleo IP MAC Ethernet 10G de baja latencia FPGA
• Guía del usuario de núcleo IP Ethernet de 25 Gbps
• Guía de usuario de Ethernet 50 Gbps IP Core
• Guía de usuario de núcleo IP Ethernet de 40 Gbps de baja latencia
• Guía de usuario de núcleo IP Ethernet 100 Gbps de baja latencia
• Guía de usuario de la función de Ethernet MAC y PHY MegaCore de 40 y 100 Gbps de baja latencia

Cyclone® 10 dispositivos

• Guía del usuario de FPGA Triple Speed Ethernet IP Core
• Guía de usuario de núcleo IP MAC Ethernet 10G de baja latencia FPGA

3. Diseño de la placa y administración de energía

Directrices para la conexión de pines

Dispositivos Agilex™

• Directrices de conexión de pines de la familia de dispositivos Agilex™ 7
• Directrices de conexión de pines de la familia de dispositivos Agilex™ 5

Stratix® 10 dispositivos

• Stratix® directrices de conexión de pines de la familia de dispositivos 10 GX, MX, TX, DX y SX

Arria® 10 dispositivos

• Arria® directrices de conexión de pines de la familia de dispositivos GX, GT y SX

Cyclone® 10 dispositivos

• Directrices de conexión de pines de la familia de dispositivos Cyclone® 10 GX

Revisión de diagramas

Dispositivos Agilex™

• Hoja de trabajo de revisión de esquemas del dispositivo Agilex™ 7
• Hoja de trabajo de revisión de esquemas de dispositivos Agilex™ 5

Stratix® 10 dispositivos

• Stratix® hoja de trabajo de revisión de esquemas de 10 GX, MX, TX y SX

Arria® 10 dispositivos

• Arria® hoja de trabajo de revisión de esquemas de GX, GT y SX

Cyclone® 10 dispositivos

• Hoja de trabajo de revisión de esquemas de Cyclone® 10 GX

Pautas de diseño de placa

• AN 886: directrices de diseño de dispositivos Agilex™ 7
• Guía del usuario de administración de energía de Agilex™ 7
• Directrices de diseño de integridad de señal de la familia de dispositivos Agilex™ 7 de interfaz serial de alta velocidad
• AN 910: directrices de diseño de la red de distribución de energía Agilex™ 7
• Guía del usuario de administración de energía de Agilex™ 5
• Directrices de diseño de PCB para FPGAs y SoC de Agilex™ 5 (HSSI, EMIF, MIPI, True Differential, PDN)
• Directrices de diseño de la red de distribución de energía de Agilex™ 5
• Prueba de diseño de la placa
• AN 766: Stratix® 10 dispositivos, guía de diseño de diseño de interfaz de señal de alta velocidad
• AN 875: Stratix® 10 Directrices de diseño de PCB E-Tile
• AN 114: Directrices de diseño de placas para paquetes de dispositivos programables
• AN 613: Consideraciones de diseño de apilamiento de PCB para FPGAs

Estimador de energía inicial

• Estimador de energía inicial (EPE) y analizador de energía
• AN 750: Uso de la herramienta PDN FPGA para optimizar su diseño de red de suministro de energía
• Guía del usuario de la herramienta Power Deliver Network (PDN) específica del dispositivo 2.0

Directrices para la energía térmica

• AN 787: Stratix® 10 Modelado y administración térmica

Pautas de secuenciación de energía

• AN 692: Consideraciones de secuenciación de energía para dispositivos Agilex™ 7, Stratix® 10, Arria® 10 y Cyclone® 10 GX

4. Ejemplos de diseño y diseños de referencia

Dispositivos Agilex™ 7

• PI dura E-tile para dispositivos Ethernet Agilex™
  • Guía del usuario de ejemplos de diseño de PI de FPGA
• IP Ethernet de triple velocidad
• Guía de usuario de ejemplo de diseño de IP FPGA Ethernet de triple velocidad de F-Tile
• IP Ethernet 10G
  • Guía de usuario de ejemplo de diseño de IP FPGA MAC Ethernet 10G de baja latencia de F-Tile
• IP Ethernet 25G
  • Guía de usuario de ejemplo de diseño de IP FPGA Ethernet 25G de F-Tile
• IP duro Ethernet de F-Tile
  • Guía de usuario de ejemplo de diseño de IP físico FPGA Ethernet F-Tile
  • Guía de usuario de ejemplo de diseño de reconfiguración dinámica de F-Tile

Stratix® 10 dispositivos

• Ethernet de triple velocidad
  • AN830: FPGA Ethernet de triple velocidad y diseño de referencia de chip PHY integrado
• Ethernet 1G/2,5G
  • Ejemplo de diseño Ethernet 1G/2,5G para Stratix® 10
• Ethernet 10 G
  • Guía de usuario de ejemplo de diseño de PI FPGA para MAC Ethernet 10G de baja latencia
• Ethernet 40 G
  • Guía de usuario de ejemplo de diseño de PI FPGA para Ethernet de 40 Gbps de baja latencia
• FPGA H-Tile Hard IP para Ethernet
  • Guía del usuario de ejemplo de diseño
• Ethernet 100 G
  • Guía de usuario de ejemplo de diseño de PI FPGA para Ethernet de 100 Gbps de baja latencia
• PI hard E-Tile para Ethernet Stratix® 10
  • Guía del usuario de ejemplos de diseño de PI de FPGA

Arria® 10 dispositivos

• Ethernet de triple velocidad
  • AN647: Diseño de referencia de chip PHY integrado y Ethernet de triple velocidad de puerto único
  • AN-744: diseño de referencia de Ethernet escalable de triple velocidad para Arria® 10 dispositivos
  • Ejemplo de diseño de Ethernet de triple velocidad y PHY nativo de Arria® 10
  • Ejemplo de diseño de triple velocidad de Arria® 10 con IEEE 1588v2 y PHY nativo
• Ethernet 10 G
  • AN 699: Uso del kit de herramientas de diseño Ethernet FPGA
  • AN794: Diseño de referencia de MAC Ethernet 10G de baja latencia Arria® 10 y PHY XAUI
  • AN 701: MAC Ethernet 10G escalable de baja latencia con PHY Arria® 10 1G/10G
  • AN 838: Interoperabilidad entre Arria® solución Ethernet NBASE-T 10 con diseño de referencia PHY Ethernet Aquantia
  • Ejemplo de diseño Ethernet 10M-10G escalable y multivelocidad Arria® 10 SoC
  • Ejemplo de diseño de MAC Ethernet 10G escalable Arria® 10 + PHY nativo con IEEE 1588v2

5. Depuración

Herramientas

Inspector de enlaces Ethernet de dispositivos Stratix® 10

Ethernet Link Inspector consta de dos subherramientas:

1. Link Monitor (Monitor de enlaces): le permite supervisar continuamente el estado de los enlaces Ethernet entre el dispositivo Stratix® 10 y el socio del enlace. Algunas de las características clave que puede monitorear son: Resumen del estado del enlace (bloqueo CDR, frecuencia recuperada de RX, bloqueo de alineación de carriles, etc.) Estadísticas de paquetes MAC, estadísticas FEC, etc.
2. Análisis de enlaces: le permite tener transparencia en la secuencia de arranque del enlace (como la negociación automática, el entrenamiento de enlaces, etc.) o cualquier otro evento capturado en el archivo del analizador de lógica Signal Tap. Configure y capture el archivo del analizador lógico Signal Tap para un evento dado y luego use el análisis de enlaces para importar el comportamiento del evento y estudio capturado Stratix® 10 durante la duración de ese evento.
   

Para acceder a Ethernet Link Inspector para una versión específica del software Quartus®, consulte la tabla a continuación.

• Para conocer el modelo de uso compatible con IP y dispositivos, consulte la sección "1.2 Núcleos y dispositivos de PI compatibles" en la guía del usuario correspondiente del inspector de enlaces Ethernet.

Notas de la versión de Intellectual Property (IP) Core

Dispositivos Agilex™

• Notas de la versión de E-tile Hard IP for Ethernet

Stratix® 10 dispositivos

• Notas de la versión de FPGA Triple Speed Ethernet IP Core
• Notas de la versión de núcleo PI MAC 10G de Ethernet de baja latencia FPGA
• Notas de la versión de Stratix® 10 10GBASE-KR PHY
• Notas de la versión de Stratix® 10 H-Tile Hard IP para Ethernet IP Core
• Notas de la versión de Stratix® 10 Low Latency 40-Gbps Ethernet IP Core
• Notas de la versión de núcleo IP Ethernet de 100 Gbps de baja latencia Stratix® 10
• Notas de la versión de PI hard Stratix® 10 E-Tile para Ethernet FPGA IP

Arria® 10 dispositivos

• Notas de la versión de FPGA Triple Speed Ethernet IP Core
• Notas de la versión de núcleo PI MAC 10G de Ethernet de baja latencia FPGA
• Notas de la versión de 1G/10G y Backplane Ethernet 10GBASE-KR PHY
• Notas de la versión de núcleo PI PHY Ethernet multi-tasa 1G/2,5G/5G/10G
• Notas de la versión de núcleo IP Ethernet 25G
• Notas de la versión de núcleo IP Ethernet de 40 Gbps de baja latencia
• Notas de la versión de núcleo IP Ethernet de 100 Gbps de baja latencia

Cyclone® 10 dispositivos

• Notas de la versión de FPGA Triple Speed Ethernet IP Core
• Notas de la versión de núcleo PI MAC 10G de Ethernet de baja latencia FPGA

Guías de análisis de árbol de fallas

• Guía de análisis de árbol de fallas para problemas de corrupción de datos MAC 10G de baja latencia

Soluciones de base de conocimientos

Dispositivos Agilex™

• Buscar en la base de conocimientos (FPGA PI para Agilex™ FPGAs y SoC FPGAs)

Stratix® 10 dispositivos

• Buscar en la base de conocimientos (FPGA IP para Ethernet de triple velocidad)
• Buscar en la base de conocimientos (FPGA PI para MAC Ethernet 10G de baja latencia)
• Buscar en la base de conocimientos (FPGA PI para PHY Ethernet Multi-tasa 1G/2,5G/5G/10G)
• Buscar en la base de conocimientos (FPGA IP para Ethernet 25G)
• Buscar en la base de conocimientos (FPGA IP para Ethernet de baja latencia de 40 Gbps)
• Buscar en la base de conocimientos (FPGA IP para Ethernet de 100 Gbps de baja latencia)

Arria® 10 dispositivos

• Buscar en la base de conocimientos (FPGA IP para Ethernet de triple velocidad)
• Buscar en la base de conocimientos (FPGA PI para MAC Ethernet 10G de baja latencia)
• Buscar en la base de conocimientos (FPGA IP para 1G/10G y Backplane Ethernet 10GBASE-KR PHY)
• Buscar en la base de conocimientos (FPGA PI para PHY Ethernet Multi-tasa 1G/2,5G/5G/10G)
• Buscar en la base de conocimientos (FPGA IP para Ethernet 25G)
• Buscar en la base de conocimientos (FPGA IP para Ethernet de baja latencia de 40 Gbps)
• Buscar en la base de conocimientos (FPGA IP para Ethernet de 100 Gbps de baja latencia)

Cyclone® 10 dispositivos

• Buscar en la base de conocimientos (FPGA IP para Ethernet de triple velocidad)
• Buscar en la base de conocimientos (FPGA PI para MAC Ethernet 10G de baja latencia)

FPGA Capacitación técnica

• Catálogo de formación técnica

6. Cursos y videos de capacitación