Centro de asistencia del software de diseño Quartus® Prime
Temas de software de diseño de Quartus® Prime para guiarlo a través de todas las características del software.
Empezar
El paquete de software de diseño Quartus® Prime abarca todas las herramientas de diseño de software necesarias para llevar sus FPGA del concepto a la producción. Los temas de esta página web lo guiarán a través de todas las características del software Quartus® Prime. Seleccione su área de interés y navegue a los recursos específicos que necesita en el flujo de diseño de Quartus® Prime.
- Guía de inicio rápido del software Quartus® Prime
- Una breve guía sobre cómo configurar un proyecto, compilar, realizar análisis de sincronización y programar un dispositivo FPGA.
- ¡Léeme primero! (ORMF1000)
- Un curso online gratuito de 44 minutos. Este curso es un punto de partida para comprender y utilizar rápidamente FPGA productos, materiales promocionales y recursos.
- Descargue el software Quartus® Prime
- Obtenga una licencia para ejecutar el software Quartus® Prime
Guías de usuario de Quartus® Prime
Entrenamiento de Quartus® Prime Software
Altera ofrece varios tipos de entrenamiento, tanto en línea como en persona, para ayudarte a ponerte al día rápidamente sobre el flujo de diseño de Quartus® Prime. Aquí hay algunas clases de capacitación sugeridas para comenzar.
Entrenamiento de Quartus® Prime Software
| Nombre del curso | Tipo | Duración |
|---|---|---|
| Taller para principiantes para Altera® FPGAs | Sesión en línea |
4 Horas 30 minutos |
Hay muchos más cursos de formación disponibles. Para obtener un catálogo completo, vaya a FPGA Entrenamiento.
1. Planificación de E/S
La planificación de E/S se realiza en una etapa temprana FPGA diseño para garantizar una colocación exitosa en el dispositivo de destino mientras se cumplen con las restricciones de pines y tiempos dedicados.
- El software Quartus® Prime Pro Edition ofrece dos herramientas para gestionar el complejo proceso de cumplir con las muchas limitaciones de la colocación de E/S.
| Descripción de la herramienta | Tarea de planificación de E/S | Cómo acceder | |
|---|---|---|---|
| Planificador de interfaz | La herramienta interface planner gestiona la complejidad de integrar varios módulos con requisitos estrictos para las asignaciones de pines (por ejemplo, PCI Express*, DDR y núcleos de propiedad intelectual (IP) de bucle de bloqueo de fase (PLL)). Interface Planner interactúa dinámicamente con Quartus® Prime Fitter para verificar la legalidad de la ubicación mientras planificas. Puede evaluar diferentes planos de planta utilizando informes interactivos para planificar con precisión la mejor implementación. | Planeación de interfaces y periferia del dispositivo | Herramientas > Interface Planner |
| Planificador de pines | La herramienta de planificación de pines es una herramienta de asignación de pines de bajo nivel. Utilícelo para colocar manualmente los pines de E/S y para especificar la tasa de giro y la fuerza de la unidad. | Editar, validar o exportar asignaciones de pines | Asignaciones > Pin Planner |
Documentación de planificación de E/S
Documentación de herramientas de software
- Capítulo sobre la administración de pines de E/S de dispositivos en una sección de la Guía del usuario de Quartus® Prime Pro Edition
- Capítulo de planificación de interfaz en una sección de la Guía del usuario de Quartus® Prime Pro Edition
Documentación del dispositivo
Entrenamiento de E/S
| Duración | del tipo | de curso |
|---|---|---|
| Diseño rápido y fácil del sistema de E/S con BluePrint | Gratis en línea | 39 minutos |
Otros recursos
La planificación de E/S implica muchas consideraciones, especialmente cuando se trata de E/S de alta velocidad o protocolos específicos.
Para obtener más información sobre la gestión de E/S y el soporte para el desarrollo de placas, visite:
2. Entrada de diseño
Entrada de diseño: descripción general
Puede expresar su diseño utilizando varios métodos de entrada de diseño:
- Uso de un lenguaje de descripción de hardware (HDL)
- Verilog
- SystemVerilog
- VHDL
- Platform Designer, una herramienta gráfica de entrada para conectar módulos complejos de forma estructurada
- Otros métodos de entrada de alto nivel
- Síntesis de alto nivel (HLS) con C++ para expresar módulos complejos
- OpenCL™ utiliza C++ para implementar algoritmos computacionales en plataformas heterogéneas
Además de la entrada directa de diseños, FPGAs admiten una amplia cartera de propiedad intelectual (PI) diseñada específicamente para su uso en FPGAs.
Aprender un lenguaje de descripción de hardware (HDL)
Altera ofrece varios cursos de capacitación en HDL, desde descripciones generales gratuitas en línea hasta clases dirigidas por instructores de un día completo.
| Duración | del tipo | de curso |
|---|---|---|
| Fundamentos de HDL de Verilog | 50 minutos | En línea gratis |
| Aspectos básicos de VHDL | 92 minutos | En línea gratis |
| Verilog HDL avanzado | 8 Horas | Dirigido por un instructor |
| SystemVerilog con el software Quartus® II | 38 minutos | En línea gratis |
Uso de plantillas HDL
El software Quartus® Prime ofrece varias plantillas para elementos lógicos de uso común, como registros, asignaciones de señales seleccionadas, asignaciones de señales simultáneas y llamadas de subprogramas. Las plantillas están disponibles en Verilog, SystemVerilog y VHDL.
Si no está seguro de la mejor manera de escribir una función específica para asegurarse de que se implementará correctamente, debe consultar estas plantillas. El sistema de plantillas se describe detalladamente en la sección Inserción de código HDL desde una plantilla proporcionada en la Guía del usuario de recomendaciones de diseño.
Estilo de codificación HDL recomendado
Los estilos de codificación HDL tienen un efecto significativo en la calidad de los resultados de los diseños lógicos. Las herramientas de síntesis optimizarán el diseño, pero para lograr resultados precisos, debe codificar en un estilo, que será fácilmente reconocido por la herramienta de síntesis como construcciones lógicas específicas.
Además, existen buenas prácticas de diseño, que deben seguirse para el diseño de lógica digital general y para los dispositivos basados en LAB en particular. La gestión de metodologías de restablecimiento lógico, los retrasos de canalización y la generación adecuada de señales síncronas son algunos ejemplos de buenas prácticas de diseño digital. A continuación se enumeran algunos recursos para aprender buenas prácticas de codificación HDL.
Recursos para buenas pautas de estilo de codificación HDL
| Descripción del recurso | |
|---|---|
| Estilos de codificación HDL recomendados | Una sección de la guía del usuario de Quartus® Prime Pro Edition. |
| Prácticas de diseño recomendadas | Una sección de la guía del usuario de Quartus® Prime Pro Edition. |
| Libro de recetas de síntesis avanzada con ejemplos de diseño | PDF con ejemplos de diseño. |
Propiedad intelectual
Altera FPGAs admiten una amplia cartera de propiedad intelectual (PI) diseñada específicamente para su uso en FPGAs. Cada PI incluye un modelo de simulación para la verificación del diseño antes de la implementación del dispositivo. Consulte los siguientes enlaces para obtener más información sobre los núcleos IP disponibles y el ecosistema de PI del software Quartus® Prime.
| Descripción del recurso | |
|---|---|
| Altera FPGA cartera de PI | Descripción general de Altera cartera de FPGA PI. |
| Introducción a FPGA núcleos de PI | Cómo el catálogo de IP y el editor de parámetros administran los núcleos de IP en el software Quartus® Prime. |
| Buscador de FPGA IP | Una lista completa de FPGA núcleos de PI. |
Diseñador de plataformas
Vea el Webcast Introducción a Platform Designer
Platform Designer es una herramienta gráfica de integración de sistemas que le permite integrar rápidamente un sistema de componentes complejos.
Utilizando un marco de interconexión estandarizado (Avalon® o AMBA* AXI*), puede integrar propiedad intelectual de terceros, de la IP de su propia organización o de módulos de caja negra aún por definir. Todo FPGA los núcleos IP cumplen con las especificaciones de la interfaz de Platform Designer.
Platform Designer genera el HDL para la instanciación en el resto del diseño de FPGA.
Documentación de Platform Designer
| Descripción del recurso | |
|---|---|
| Creación de un sistema con Platform Designer | Aspectos básicos del uso del diseñador de plataformas. |
| Creación de componentes de Platform Designer | Cómo integrar componentes de propiedad intelectual (PI) para su uso en el diseñador de plataforma. |
| Interconexión de diseñador de plataformas | Detalles sobre las interfaces de transmisión y memoria mapeadas disponibles en los estándares de interconexión Avalon® y AMBA* AXI*. |
| Optimización del desempeño del sistema de Platform Designer | Optimización de tuberías y manejo de arbitraje de autobuses en un sistema de diseño de plataforma. |
| Referencia de Tcl de interfaz de componentes | Referencia de la interfaz de programación de aplicaciones (API) para integrar la PI en el sistema de diseño de plataformas. |
| Componentes de diseño de sistemas de Platform Designer | Descripción de los componentes de interconexión disponibles en Platform Designer. |
Cursos de Platform Designer (anteriormente Qsys)
| Tipo | de duración | del |
|---|---|---|
| Creación de un diseño de sistema con Platform Designer: Introducción | 28 minutos | Gratis en línea |
| Introducción a Platform Designer | 30 minutos | Gratis en línea |
| Introducción a Platform Designer System Integration Tool | 8 Horas | Dirigido por un instructor |
| Diseñador de plataformas en el software Quartus® Prime Pro Edition | 63 minutos | Gratis en línea |
| Diseño avanzado de sistemas con Qsys: simulación de componentes y sistemas | 28 minutos | Gratis en línea |
| Diseño de sistema avanzado con Platform Designer: optimización del sistema | 46 Minutos | Gratis en línea |
| Diseño de sistema avanzado mediante Qsys: Verificación del sistema con System Console | 26 minutos | Gratis en línea |
| Diseño de sistema avanzado mediante Qsys: utilización de la jerarquía | 45 minutos | Gratis en línea |
| Desarrollo de PI personalizado mediante interfaces Avalon® y Arm* AMBA* AXI | 107 Minutos | Gratis en línea |
Ejemplos de diseño de Platform Designer
| Descripción de | los recursos |
|---|---|
| Platform Designer - Ejemplo de diseño | Ejemplo de diseño descargable de un probador de memoria implementado en Platform Designer. |
| Ejemplo de diseño de memoria AXI* | Interfaz del agente AMBA* AXI*-3 en un componente de memoria personalizado Verilog simple. |
| Ejemplo de simulación BFM: interfaz de puente HPS AXI* al núcleo FPGA | Una interfaz de sistema de procesador físico (HPS) con el puente FPGA AXI* (h2f). |
| Guía del usuario de Avalon® Verification IP Suite (PDF) | Modelos funcionales de bus (BFM) para verificar núcleos IP mediante interfaces Avalon®. |
| Archivos de diseño (.zip) | |
| Paquete de propiedad intelectual de verificación AXI* de Mentor Graphics* (PDF) | BFM para verificar núcleos IP mediante interfaces AMBA* AXI*. |
Libros blancos
| Descripción del recurso | |
|---|---|
| Comparación de enfoques de integración de PI para la implementación FPGA | Analiza los desafíos de interconexión en dispositivos de FPGA complejos. |
| Aplicación de los beneficios de la red en una arquitectura de chip a FPGA diseño del sistema | Describe las ventajas de las arquitecturas de red en un chip (NoC) en FPGA diseño de sistema. |
3. Simulación
Descripción general de la simulación
El software Quartus® Prime admite RTL y simulación de diseño a nivel de puerta en simuladores EDA compatibles.
La simulación implica:
- Configuración del entorno de trabajo del simulador
- Compilación de bibliotecas de modelos de simulación
- Ejecución de la simulación
El software Quartus® Prime admite el uso de un flujo de simulación guionado para automatizar el procesamiento de simulación en su entorno de simulación preferido.
En el software Quartus® Prime Standard Edition, tiene la opción de utilizar el flujo de la herramienta NativeLink, que automatiza el lanzamiento del simulador elegido.
Flujo de simulación con secuencias de comandos
| Descripción del tema | Edición Pro Edición | estándar | |
|---|---|---|---|
| Simulación de diseños de FPGA | Cuando se utiliza Platform Designer para configurar núcleos y sistemas de IP, se generan scripts de configuración de entorno de simulación para simuladores EDA compatibles. | Simulación de terceros | Simulación de terceros |
| HDL activo Aldec | Este capítulo proporciona directrices específicas para la simulación de diseños de Quartus® Prime con el software Aldec Active-HDL o Riviera-PRO. | Asistencia para Aldec Active-HDL y Riviera-PRO | Directrices Aldec Active-HDL y Riviera-PRO |
| Empresa incisiva de cadencia | Este capítulo ofrece pautas específicas para la simulación de diseños de Quartus® Prime Pro Edition con el software Cadence Xcelium* Parallel Simulator. | Compatibilidad con Cadence Xcelium* Parallel Simulator | Compatibilidad con simulador de cadencia |
| Siemens EDA QuestaSim* | En este capítulo se ofrecen directrices para la simulación de diseños de Quartus® Prime con los simuladores Siemens EDA QuestaSim*. | Asistencia para simulador Siemens EDA QuestaSim* | Soporte para Questa* Intel® FPGA Edition, ModelSim® y Questa* Simulator |
| Sinopsis* VCS y VCS MX | Puedes incluir tu simulador EDA compatible en el flujo de diseño de Quartus® Prime. Este documento proporciona pautas para la simulación de diseños de Quartus® Prime con el software Synopsys VCS o VCS MX. | Compatibilidad con Synopsys VCS* y VCS MX | Compatibilidad con Synopsys VCS* y VCS MX |
Consulte los siguientes videos para obtener orientación sobre la configuración de simulaciones: |
|||
Flujo de simulación de NativeLink
En el software Quartus® Prime Standard Edition, tiene la opción de utilizar NativeLink. Esto le permite iniciar automáticamente todos los pasos necesarios para simular su diseño después de modificar su código fuente o IP.
La función NativeLink integra su simulador EDA con el software Quartus® Prime Standard Edition mediante la automatización de lo siguiente:
- Generación de archivos específicos del simulador y scripts de simulación.
- Compilación de bibliotecas de simulación.
- Inicio automático de su simulador después del análisis y elaboración, análisis y síntesis del software Quartus® Prime, o después de una compilación completa.
Recursos para la configuración de simulación de NativeLink
| Recursos para la configuración de simulación de NativeLink Descripción | tipo de recurso | |
|---|---|---|
| Uso de la simulación NativeLink | Guía del usuario | Un capítulo de la guía del usuario de la edición estándar de Quartus Prime: Simulación de terceros. |
| Cómo configurar NativeLink Simulation | Vídeo | Un video breve que muestra cómo configurar NativeLink para un diseño simple. |
| del tipo de recurso | de recursos | de recursos de recursos |
|---|---|---|
| Simulación de diseños de FPGA de Altera (Quartus® Prime Pro Edition) | Guía del usuario | Documentación principal del software Quartus® Prime Pro Edition. |
| Simulación de diseños de FPGA (Quartus® Prime Standard Edition) | Manual | Documentación principal del software de la edición estándar Quartus® Prime. |
| Generación de un banco de pruebas con la herramienta de simulación Intel® FPGA-ModelSim* | Vídeo | Este video proporcionará la forma más fácil de generar un banco de pruebas con Altera-Modelsim. Puede modificar el banco de pruebas con programación VHDL/Verilog en el banco de pruebas generado. Siga FPGA para ver cómo estamos programados para el éxito y podemos ayudarlo a abordar sus problemas de FPGA con soluciones integrales. |
| Simulación de un diseño de procesador Nios® II | Vídeo | En este video se describe cómo simular el diseño del procesador Nios II. Siga FPGA para ver cómo estamos programados para el éxito y podemos ayudarlo a abordar sus problemas de FPGA con soluciones integrales. |
| Cómo simular un bloque de interfaz de memoria serie activa | Vídeo | Este video mostrará a los usuarios cómo simular una simple lectura y escritura en una memoria flash de terceros utilizando el bloque de interfaz de memoria serie activa. |
| Generación de simulación de diseño de ejemplo de PHYLite en ModelSim* en 16.1 con Arria® 10 | Vídeo | Este video tutorial muestra cómo generar archivos de simulación a partir de configuraciones personalizadas de PHYLite en Qsys. También guiará a través de cómo configurar el entorno de simulación en ModelSim para ejecutar simulaciones PHYLite. Esta guía de video está utilizando Arria dispositivo específico 10, 16.1 Quartus y ModelSim 10.5c. |
| Cómo simular el ordenamiento de bytes IP Cyclone® V 8b10b | Vídeo | Este video mostrará a los usuarios cómo realizar la alineación manual de palabras y el ordenamiento de bytes en el PHY nativo de Cyclone V con 8b10b y modo PCS de doble ancho. Un método similar es aplicable a todos los dispositivos de la serie V. Con el modo PCS de doble ancho y SERDES de bytes activado, el transceptor alcanzará una velocidad de datos mayor. |
| Simulación de Arria® 10 RLDRAM3 utilizando el modelo de memoria del proveedor | Vídeo | Este video mostrará al usuario cómo ejecutar una simulación de diseño de ejemplo reemplazando FPGA modelo de memoria genérico por el modelo de memoria del proveedor. |
| Simulación de núcleo DDR3 HPS de sistema integrado en chip | Vídeo | Aprenda a simular un núcleo DDR3 desde el sistema integrado en chip HPS (sistema de procesador físico) utilizando el software Quartus II v. 13.1 y la herramienta de integración de sistema Qsys, Questa Sim 10.1d y una máquina Linux Siga FPGA para ver cómo estamos programados para el éxito y podemos ayudarlo a abordar sus problemas de FPGA con soluciones integrales. |
| Diseño avanzado de sistemas con Platform Designer: simulación de componentes y sistemas |
Capacitación en línea | Esta capacitación es la parte 1 de 4. La herramienta de integración de sistemas Platform Designer ahorra un tiempo significativo al generar automáticamente lógica de interconexión para conectar las funciones IP y los subsistemas. Curso en línea de 28 minutos |
4. Síntesis
Descripción general de la síntesis
La etapa de síntesis lógica del flujo de diseño del software Quartus® tomará el código de nivel de transferencia de registro (RTL) y creará una lista de redes de primitivas de nivel inferior (la lista de redes posterior a la síntesis). La lista de redes post-síntesis se utilizará como entrada para el instalador, que colocará y enrutará el diseño.
Los software Quartus® Prime y Quartus® II incluyen síntesis integrada avanzada e interfaces con otras herramientas de síntesis de terceros. El software también ofrece visores de lista de redes esquemáticas que puede utilizar para analizar una estructura de un diseño y ver cómo el software interpretó su diseño.
Los resultados de la síntesis se pueden ver con los visores de Quartus® Netlist, tanto después de la elaboración de RTL como después del mapeo tecnológico.
Documentación de síntesis
| Descripción del título | |
|---|---|
| Síntesis integrada de Quartus Prime | La herramienta de síntesis integrada del software Quartus® Prime admite la síntesis de VHDL, Verilog, SystemVerilog y lenguajes de entrada de diseño heredados Altera® específicos de FPGA. |
| Soporte de Synplify | El flujo de herramientas de software Quartus® Prime también es compatible con los sintetizadores lógicos Synplicity Synplify y Synplify Pro. |
| Compatibilidad con RTL de precisión de Mentor Graphics* | El flujo de herramientas del software Quartus® Prime también es compatible con el sintetizador RTL de precisión de Mentor Graphics*. |
Demostración y capacitación en síntesis
| Descripción del título | |
|---|---|
| Uso del software Quartus® Prime: Introducción (ODSW1100) | Familiarícese con el entorno básico de diseño de software Quartus® Prime. Aprenderá acerca de un flujo básico de diseño de FPGA y cómo utilizar el software Quartus® Prime en el flujo. Este es un curso en línea de 80 minutos. |
| Serie de diseño de software de Quartus® Prime: Fundamentos (estándar) (ODSW1110) | Aprenda a utilizar el software Quartus® Prime para desarrollar un diseño de FPGA o CPLD desde el diseño inicial hasta la programación del dispositivo. Este es un curso en línea de 3,5 horas. |
| Serie de diseño de software Quartus® Prime: Fundamentos (IDSW110) | Cree un proyecto, ingrese archivos de diseño, compile y configure su dispositivo para ver cómo funciona el diseño en el sistema. Introduzca restricciones de temporización y analice un diseño con el Analizador de tiempo. Descubra cómo el software interactúa con las herramientas EDA comunes utilizadas para la síntesis y la simulación. Este es un curso de 8 horas dirigido por un instructor. |
Síntesis de alto nivel
La herramienta de síntesis de alto nivel (HLS) incluye una descripción del diseño escrita en C++ y genera código RTL optimizado para Altera® FPGAs.
Para obtener más información sobre el compilador HLS, incluyendo documentación, ejemplos y cursos de entrenamiento, consulte la página de soporte HLS.
| Descripción del documento | |
|---|---|
| Guía introductoria de HLS | Muestra cómo inicializar el entorno de compilador de síntesis de alto nivel. También incluye ejemplos de diseño y tutoriales para demostrar maneras de utilizar eficazmente el compilador. |
| Guía del usuario de HLS | Proporciona instrucciones sobre cómo sintetizar, verificar y simular núcleos IP para productos Altera® FPGA. |
| Manual de referencia de HLS | Proporciona información sobre el flujo de diseño de componentes de síntesis de alto nivel (HLS), incluidas las opciones de comandos y otros elementos de programación que puede utilizar en el código de componente. |
| Guía de mejores prácticas de HLS | Ofrece consejos y orientación sobre cómo optimizar el diseño de componentes utilizando la información proporcionada por el compilador HLS. |
5. Más en forma
Fitter - Edición Pro
Con el software Quartus® Prime Pro Edition, el instalador hace su trabajo en etapas controlables individualmente; Puede optimizar cada etapa individualmente ejecutando solo esa etapa del proceso de ajuste, iterando para optimizar esa etapa.
| Optimización incremental | de la etapa de ajuste |
|---|---|
| Plan | Después de esta etapa, puede ejecutar un análisis de sincronización posterior al plan para verificar las restricciones de tiempo y validar las ventanas de tiempo de reloj cruzado. Vea las propiedades de ubicación y periférica y realice la planificación del reloj para los diseños Arria® 10 FPGA y Cyclone® 10 FPGA. |
| Lugar temprano | Después de esta etapa, el planificador de chip puede mostrar una colocación inicial de alto nivel de elementos de diseño. Utilice esta información para guiar sus decisiones de planificación de pisos. Para Stratix® diseños de 10 FPGA, también puede hacer una planificación temprana del reloj después de ejecutar esta etapa. |
| Lugar | Después de esta etapa, valide la utilización de recursos y lógica en los informes de compilación y revise la ubicación de los elementos de diseño en el Planificador de chip. |
| Ruta | Después de esta etapa, realice una configuración detallada y mantenga el cierre de sincronización en el Analizador de tiempo y vea las congestiones de enrutamiento a través del Planificador de chip. |
| Retime | Después de esta etapa, revise los resultados de la resincronización en el informe del instalador y corrija cualquier restricción que limite una mayor optimización de la resincronización. |
De forma predeterminada, el instalador se ejecutará en todas sus etapas. Sin embargo, puede analizar los resultados de las etapas de ajuste para evaluar su diseño antes de ejecutar la siguiente etapa, o antes de ejecutar una compilación completa. Para obtener más información sobre cómo utilizar las etapas de ajuste para controlar la calidad de los resultados de su diseño, consulte la sección Ejecución del instalador en la guía del usuario del compilador: Quartus® Prime Pro edition.
Puede especificar varias configuraciones para dirigir el nivel de esfuerzo del ajustador para cosas tales como el empaquetado de registro, la duplicación y fusión de registros y el nivel de esfuerzo general. Para obtener más información sobre la configuración de Fitter, consulte las discusiones en la sección de referencia de configuración de Fitter en la guía del usuario del compilador: Quartus® Prime Pro edition.
Fitter - Edición estándar
En el software Quartus® Prime Standard Edition, puede especificar varias configuraciones para dirigir el nivel de esfuerzo del instalador, como el empaquetado de registro, la duplicación y fusión de registros y el nivel de esfuerzo general. Para obtener una lista completa de las configuraciones de ajuste, consulte la página de ayuda Configuración del compilador
Para obtener más información sobre la configuración del ajuste, consulte las discusiones en
- Sección de reducción del tiempo de compilación de la guía del usuario de la edición estándar de Quartus® Prime: Compilador.
- Sección de cierre y optimización de sincronización de la guía del usuario de la edición estándar de Quartus® Prime: Optimización del diseño.
6. Análisis de tiempo
Descripción general del análisis de sincronización
El analizador de tiempo determina las relaciones de temporización que deben cumplirse para que el diseño funcione correctamente y compara las horas de llegada con las horas requeridas para verificar la sincronización.
El análisis de sincronización implica muchos conceptos fundamentales: arcos asíncronos v. síncronos, tiempos de llegada y requeridos, requisitos de configuración y retención, etc. Estos se definen en la sección Conceptos básicos del análisis de sincronización de la guía del usuario de Quartus® Prime Standard Edition: Timing Analyzer.
El analizador de tiempo aplica sus restricciones de tiempo y determina los retrasos de tiempo a partir de los resultados de la implementación de su diseño por parte del instalador en el dispositivo de destino.
El analizador de tiempo debe funcionar a partir de una descripción precisa de sus requisitos de tiempo, expresados como restricciones de tiempo. La sección Diseños restrictivos de la Guía del usuario de Quartus® Prime Standard Edition: Analizador de sincronización describe cómo se pueden agregar restricciones de tiempo a los archivos .sdc, para su uso tanto por el ajustador como por el analizador de tiempo.
El cierre de sincronización es un proceso iterativo de refinamiento de las restricciones de tiempo; ajustar los parámetros para la síntesis y el instalador, y administrar las variaciones de semillas del ajuste.
Analizador de tiempo
El analizador de sincronización Quartus Prime
El analizador de sincronización del software Quartus® Prime es una potente herramienta de análisis de sincronización de estilo ASIC que valida el desempeño de sincronización de toda la lógica en su diseño mediante una metodología de restricción, análisis e informes estándar de la industria. El analizador de sincronización se puede controlar desde una interfaz gráfica de usuario o desde una interfaz de línea de comandos para restringir, analizar e informar los resultados de todas las rutas de temporización en su diseño.
Puede encontrar una guía del usuario completa sobre el analizador de tiempo en la sección Ejecución del analizador de tiempo de la guía del usuario de Quartus® Prime Standard Edition: Analizador de tiempo.
Si es nuevo en el análisis de sincronización, consulte la sección Flujo recomendado para usuarios primerizos de la Guía del usuario de Quartus® Prime Standard Edition: Analizador de tiempo. Esto describe el flujo de diseño completo utilizando restricciones básicas.
| Descripción del curso de entrenamiento | |
|---|---|
| Análisis de sincronización del software Quartus® Prime Pro – Parte 1: Analizador de tiempo | Aprenderá aspectos clave de la GUI del analizador de sincronización en el software Quartus® Prime Pro v. 20.3 con énfasis en la evaluación de informes de sincronización. |
| Análisis de sincronización del software Quartus® Prime Pro – Parte 2: Colecciones SDC | Aprenderá el concepto de colecciones en el formato Synopsys* Design Constraints (SDC) utilizando el analizador de sincronización en el software Quartus® Prime Pro v. 20.3. |
| Análisis de sincronización del software Quartus® Prime Pro – Parte 3: Restricciones de reloj | Aprenderá a crear relojes, relojes generados, incertidumbre de reloj y grupos de relojes utilizando el formato Synopsys* Design Constraints (SDC) en el Analizador de sincronización en el software Quartus® Prime Pro v. 20.3. |
| Análisis de sincronización del software Quartus® Prime Pro – Parte 4: Interfaces de E/S | Aprenderá los conceptos básicos de restringir las interfaces de E/S utilizando el formato Synopsys* Design Constraints (SDC) en el analizador de sincronización en el software Quartus® Prime Pro v. 20.3. |
| Análisis de sincronización del software Quartus® Prime Pro – Parte 5: Excepciones de sincronización | Aprenderá y cómo aplicar las excepciones de temporización, rutas falsas, rutas multiciclo y retrasos mínimos y máximos utilizando el formato Synopsys* Design Constraints (SDC) en el Analizador de sincronización en el software Quartus® Prime Pro v. 20.3. |
| Análisis de tiempo: Conferencia | Aprenderá cómo restringir y analizar un diseño para la sincronización utilizando el Analizador de sincronización en el software Quartus® Prime Pro v. 22.1. |
| Análisis de tiempo: laboratorios prácticos | su taller es una continuación de la Altera FPGA Timing Analysis: Clase magistral. Habrá una breve revisión de las restricciones de la COSUDE aprendidas en la clase anterior antes de comenzar los laboratorios. |
| Altera® FPGA Cierre de tiempo: Conferencia | Esta clase enseña las técnicas utilizadas por los especialistas en diseño para cerrar la sincronización en diseños que "empujan los límites" del desempeño. |
| Altera® FPGA Cierre de tiempo: Laboratorio práctico | Su tiempo durante este taller lo dedicará principalmente al uso del software Quartus® Prime para practicar técnicas de cierre de tiempo. |
| Cierre de sincronización con informes personalizados de TimeQuest | Descubra cómo utilizar los informes de recomendaciones de cierre de sincronización de Quartus® Prime en el analizador de sincronización para ayudarle a encontrar problemas que puedan estar causando fallas de sincronización. |
Cierre de sincronización
Si el analizador de sincronización determina que no se cumplen sus especificaciones de sincronización, entonces el diseño debe optimizarse para la sincronización hasta que se cierre la discrepancia y se cumplan sus especificaciones de sincronización.
El cierre de tiempo implica varias técnicas posibles. Las técnicas más efectivas variarán con cada diseño. El capítulo Cierre y optimización de sincronización de la Guía del usuario de optimización de diseño: Quartus Prime Pro Edition ofrece muchos consejos prácticos sobre el proceso de cierre de sincronización.
Hay varios cursos de capacitación adicionales para ayudarlo a comprender cómo evaluar su diseño para las técnicas correctas de cierre de tiempo.
| Duración del curso de formación | Tipo | de curso | |
|---|---|---|---|
| Compilación incremental basada en bloques en el software Quartus® Prime Pro: cierre de sincronización y consejos | 22 minutos | En línea gratis | OIBBC102 |
| Evaluación del diseño para cierre de sincronización | 42 minutos | En línea gratis | ODSWTC02 |
| Mejores prácticas de diseño de HDL para el cierre de sincronización | 50 minutos | En línea gratis | OHDL1130 |
| Cierre de sincronización con informes personalizados de TimeQuest | 21 minutos | En línea gratis | OTIM1100 |
| Altera® FPGA Cierre de tiempo: Conferencia | 8 Horas | Dirigido por un instructor | IDSW145 |
7. Optimización del diseño
Descripción general de la optimización del diseño
Los software Quartus® Prime y Quartus® II incluyen una amplia gama de características para ayudarle a optimizar su diseño para el área y la sincronización. En esta sección se proporcionan los recursos que le ayudarán con las técnicas y herramientas de optimización del diseño.
Los software Quartus® Prime y Quartus® II ofrecen optimización netlist de síntesis física para optimizar los diseños más allá del proceso de compilación estándar. La síntesis física ayuda a mejorar el desempeño de su diseño, independientemente de la herramienta de síntesis utilizada.
Documentación de soporte de optimización
| Descripción del título | |
|---|---|
| Optimización de área y tiempo | Esta sección de la guía del usuario explica cómo reducir el uso de recursos, reducir los tiempos de compilación y mejorar el desempeño de temporización al diseñar para dispositivos Altera®. |
| Análisis y optimización del plano de planta de diseño | Esta sección de la guía del usuario describe cómo utilizar el Planificador de chip para analizar y optimizar el plano de planta de tus diseños. En este capítulo también se explica cómo utilizar la región de bloqueo lógico para controlar la ubicación. |
| Gestión de cambios de ingeniería con Chip Planner | Esta sección de la guía del usuario describe cómo utilizar el Planificador de chip para implementar órdenes de cambios de ingeniería (ECOs) para dispositivos compatibles. |
| Optimizaciones Netlist y síntesis física | Esta sección de la guía del usuario explica cómo las optimizaciones de la lista de redes y la síntesis física en el software Quartus® Prime pueden modificar la lista de conexiones de su diseño y ayudar a mejorar la calidad de sus resultados. |
| Centro de recursos de compilación incremental | Esta página web del centro de recursos muestra cómo puede usar la compilación incremental para reducir los tiempos de compilación y conservar los resultados durante la optimización. |
Cursos de entrenamiento de optimización de diseño
| de duración | del curso | Número de curso | |
|---|---|---|---|
| Uso del software Quartus® Prime Pro: Planificador de chip | 29 minutos | En línea gratis | OPROCHIPPLAN |
| Uso del Explorador de espacios de diseño | 22 minutos | En línea gratis | ODSE |
| Cierre de temporización con informes personalizados de Timing Analyzer | 21 minutos | En línea gratis | OTIM1100 |
| Mejores prácticas de diseño para el cierre de plazos | 50 minutos | En línea gratis | OHDL1130 |
Herramientas de optimización del diseño
El software Quartus® Prime proporciona herramientas que presentan su diseño de manera visual. Estas herramientas le permiten diagnosticar cualquier área problemática en su diseño, en términos de ineficiencias lógicas o físicas.
- Puede utilizar Netlist Viewers para ver una representación esquemática de su diseño en varias etapas del proceso de implementación: antes de la síntesis, después de la síntesis y después del lugar y la ruta. Esto le permite confirmar la intención de su diseño en cada etapa.
- El Planificador de particiones de diseño le ayuda a visualizar y revisar el esquema de particiones de un diseño mostrando información de tiempo, densidades de conectividad relativas y la ubicación física de las particiones. Puede localizar particiones en otros visores o modificar o eliminar particiones.
- Con el Planificador de chip, puede hacer asignaciones de planos, realizar análisis de energía y visualizar rutas críticas y congestión de rutas. El Planificador de particiones de diseño y el Planificador de chip le permiten particionar y diseñar su diseño a un nivel superior.
- Design Space Explorer II (DSE) automatiza la búsqueda de los ajustes que ofrecen los mejores resultados en cualquier diseño individual. DSE explora el espacio de diseño de su diseño, aplica varias técnicas de optimización y analiza los resultados para ayudarlo a descubrir la mejor configuración para su diseño.
El uso de estas herramientas puede ayudarle a optimizar la implementación del dispositivo.
Visualizadores de Netlist
Los visores netlist del software Quartus® Prime proporcionan formas poderosas de ver su diseño en varias etapas. El sondeo cruzado es posible con otras vistas de diseño: puede seleccionar un elemento y resaltarlo en las ventanas Planificador de chip y Visor de archivos de diseño.
- El RTL Viewer muestra la lógica y las conexiones inferidas por el sintetizador, después de la elaboración de la jerarquía y los bloques lógicos principales. Puede utilizar RTL Viewer para comprobar visualmente su diseño antes de la simulación u otros procesos de verificación.
- El visor de mapas tecnológicos (Post-Mapping) puede ayudarlo a localizar nodos en su lista de redes después de la síntesis, pero antes del lugar y la ruta.
- El Visor de mapas tecnológicos (Post-Fitting) muestra la lista de redes después del lugar y la ruta. Esto puede diferir de la lista de redes posterior al mapeo porque el instalador puede realizar optimizaciones para cumplir con las restricciones durante la optimización física.
RTL Viewer muestra la lógica inferida por la herramienta Synthesis después de la elaboración de la jerarquía y los bloques funcionales principales.
El visor de mapas de tecnología muestra la lógica después de la síntesis (la "vista de mapa posterior") o después de la colocación y el enrutamiento (la "vista de ajuste posterior").
Visores de máquinas de estado finito y netlist
Vea una demostración del software Quartus® Netlist Viewer y Finite State Machine Viewer en los videos a continuación.
Visores de Quartus® Prime Netlist: Herramientas que ayudan a analizar y depurar sus diseños (parte 1)
El visor RTL de Quartus® Prime y el visor de máquinas de estado proporcionan formas poderosas de ver los resultados de síntesis iniciales y totalmente mapeados durante los procesos de depuración, optimización y entrada de restricciones.
Visores netlist de Quartus® Prime: Herramientas que ayudan a analizar y depurar sus diseños (parte 2)
El visor RTL de Quartus® Prime y el visor de máquinas de estado proporcionan formas poderosas de ver los resultados de síntesis iniciales y totalmente mapeados durante los procesos de depuración, optimización y entrada de restricciones.
Recursos para los visualizadores de Netlist
| Descripción del recurso | |
|---|---|
| Optimización de la lista de redes de diseño | Una sección en la guía del usuario de la edición estándar de Quartus® Prime: Optimización del diseño, que cubre el uso de los visores de Netlist. |
Planificador de chip
El análisis de planos de planta de diseño ayuda a cerrar la sincronización y garantizar un rendimiento óptimo en diseños altamente complejos. El planificador de chip del software Quartus® Prime te ayuda a cerrar la sincronización rápidamente en tus diseños. Puedes usar Chip Planner junto con Logic Lock Regions para compilar tus diseños jerárquicamente y ayudarte con la planificación del piso. Además, utilice particiones para conservar los resultados de ubicación y enrutamiento de ejecuciones de compilación individuales.
Puede realizar análisis de diseño, así como crear y optimizar el plano de planta de diseño con el Planificador de chip. Para realizar asignaciones de E/S, utilice el Planificador de pin.
Recursos de Chip Planner.
| Descripción | del tipo de | |
|---|---|---|
| Análisis y optimización del plano de planta de diseño | Guía del usuario de optimización del diseño: capítulo de Quartus® Prime Pro Edition | Documentación principal para el plano de planta de diseño y el Planificador de chips. |
| Video instructivo de Chip Planner (Parte 1 de 2) | E2E Video | Tutorial de Chip Planner: Rutas de tiempo de referencia cruzada, Fan-in, Fan-out, Retrasos de enrutamiento y Regiones de reloj. |
| Video instructivo de Chip Planner (Parte 2 de 2) | E2E Video | Tutorial de Chip Planner: utilización de enrutamiento, búsqueda de elementos de diseño y regiones de bloqueo lógico. |
| Realizar cambios en el ECO con FPGA Planificador de chips Quartus y el editor de propiedades de recursos (Parte 1 de 3) | E2E Video | Hacer cambios tardíos y pequeños de orden de cambios de ingeniería (ECO) utilizando el Planificador de chips. |
| Realizar cambios en ECO con FPGA Quartus Chip Planner y el editor de propiedades de recursos (Parte 2 de 3) | E2E Video | Hacer pequeños cambios ECO tardíos con el Planificador de chips. |
| Realizar cambios en ECO con FPGA Quartus Chip Planner y el editor de propiedades de recursos (Parte 3 de 3) | E2E Video | Hacer pequeños cambios ECO tardíos con el Planificador de chips. |
| Cómo rastrear el enrutamiento local del reloj recuperado de CDR desde el canal del transceptor hasta el pin de E/S utilizando el analizador de sincronización y el Planificador de chip | E2E Video | Un ejemplo de cómo utilizar el Chip Planner con el analizador de tiempo. |
Espacio de diseño Explorer II
Design Space Explorer II (DSE) le permite explorar los numerosos parámetros disponibles para la compilación de diseños.
Puede utilizar el DSE para administrar varias compilaciones con diferentes parámetros para encontrar la mejor combinación de parámetros que le permitan lograr el cierre de tiempo.
Recursos de Design Space Explorer II.
| Descripción del recurso | |
|---|---|
| Optimización con Design Space Explorer II | Guía del usuario de introducción: Quartus® Prime Pro Edition. |
| Ejemplo de diseño del Explorador de espacio de diseño (DSE) | Un ejemplo de una exploración espacial de diseño. |
| Uso del Explorador de espacio de diseño (ODSE) | Formación online gratuita, 21 minutos. |
8. Depuración en chip
A medida FPGAs aumento en desempeño, tamaño y complejidad, el proceso de verificación puede convertirse en una parte crítica del ciclo de diseño FPGA. Para aliviar la complejidad del proceso de verificación, Altera proporciona una cartera de herramientas de depuración en chip. Las herramientas de depuración en chip permiten capturar en tiempo real los nodos internos de su diseño para ayudarlo a verificar su diseño rápidamente sin el uso de equipos externos, como un analizador de lógica de banco o un analizador de protocolos. Esto puede aliviar el número de pines necesarios para el sondeo de señales a nivel de la placa. Para obtener una guía de todas las herramientas de la cartera de depuración, consulte la sección Herramientas de depuración del sistema en la Guía del usuario de herramientas de depuración: Quartus® Prime Pro Edition.
| Descripción del recurso | |
|---|---|
| Consola del sistema | Análisis y depuración de diseños con System Console. |
| Kit de herramientas PHY nativo del transceptor. | |
| Analizador lógico de llave de señal | Diseñe la depuración con el analizador de lógica Signal Tap. |
| Sonda de señal | La función de enrutamiento incremental de la sonda de señal ayuda a reducir el proceso de verificación de hardware y el tiempo de comercialización de los diseños de sistema en un chip programable (SOPC). |
| Interfaz del analizador lógico | Depuración en el sistema mediante analizadores lógicos externos. |
| Fuentes y sondas en el sistema | Conduzca y muestree valores lógicos mediante JTAG. |
| Editor de contenido de memoria en el sistema | El Editor de contenido de memoria en el sistema (ISMCE) de Quartus® Prime permite ver y actualizar memorias y constantes en tiempo de ejecución a través de la interfaz JTAG. |
| Interfaz JTAG virtual | Esta Altera FPGA IP le permite crear su propia cadena de escaneo JTAG exponiendo todas las señales de control JTAG y configurando sus registros de instrucciones JTAG (IR) y JTAG Data Registers (DR). |
La depuración de la memoria externa es facilitada por Extermal Memory Interface Toolkit, que se detalla en el Centro de soporte de la interfaz de memoria externa. El kit de herramientas del transceptor ofrece amplias instalaciones para verificar la calidad y el desempeño de la señal del transceptor. Para obtener más información sobre este kit de herramientas, consulte la página del producto Kit de herramientas del transceptor. |
|
Ejemplos de diseño de depuración en chip
Estos son algunos ejemplos que le ayudarán a aprovechar las características disponibles para escenarios de depuración comunes.
- Flujo de activación basado en el estado SignalTap* II
- Ejemplo de fuentes y sondas en el sistema
- Ejemplos de kit de herramientas de transceptor para dispositivos Stratix® V GX, Arria® V GX/GT, Cyclone® V GX/GT y Stratix® IV GX/GT
- Ejemplos de diseño de la consola del sistema (formato de archivo de software .qar Quartus®)
Depuración en chip - Cursos de entrenamiento
| de duración | del curso | Número de curso | |
|---|---|---|---|
| SignalTap II Logic Analyzer: introducción y primeros pasos | 47 minutos | En línea gratis | ODSW1164 |
| Analizador lógico SignalTap II: condiciones básicas de activación y configuración | 35 minutos | En línea gratis | ODSW1171 |
| Signal Tap Logic Analyzer: activación basada en estados, compilación y programación | 37 minutos | En línea gratis | ODSW1172 |
| Analizador lógico SignalTap II: adquisición de datos y características adicionales | 35 minutos | En línea gratis | ODSW1173 |
| Altera® FPGA herramientas de depuración | 8 Horas | Dirigido por un instructor | IDSW135 |
| Depuración de la integridad de la cadena JTAG | 26 minutos | En línea gratis | ODJTAG1110 |
| Depuración en chip de IP de interfaces de memoria en Arria® 10 dispositivos | 30 minutos | En línea gratis | OMEM1124 |
| Consola del sistema | 29 minutos | En línea gratis | OEMB1117 |
| Diseño de sistema avanzado mediante Platform Designer: Verificación del sistema con System Console | 26 minutos | En línea gratis | OAQSYSSYSCON |
Depuración en chip: otros recursos
| Descripción del recurso | |
|---|---|
| Guía del usuario de JTAG virtual FPGA IP Core (PDF) | El núcleo PI FPGA JTAG virtual proporciona acceso a la fuente PLD a través de la interfaz JTAG. |
| AN 323: Uso de analizadores lógicos integrados SignalTap II en sistemas SOPC Builder (PDF) | Uso de SignalTap para monitorear señales ubicadas dentro de un módulo de sistema generado por Platform Designer. |
| AN 446: depuración Nios® II sistemas con el analizador lógico SignalTap II (PDF) | Esta nota de aplicación examina el uso del plug-in de Nios® II en el analizador de lógica SignalTap y presenta las capacidades, opciones de configuración y modos de uso del plug-in. |
| AN 799: Depuración de diseño de Quick Arria® 10 mediante Signal Probe y Rapid Recompile (PDF) | Esta nota de aplicación muestra una técnica de depuración que proporciona un fácil acceso a las señales internas del dispositivo sin afectar al diseño. |
Temas avanzados
Flujos de diseño basados en bloques
El software de diseño Quartus® Prime Pro Edition ofrece flujos de diseño basados en bloques. Hay de dos tipos: la Compilación incremental basada en bloques y los flujos de Reutilización de bloques de diseño, que le permiten a su equipo geográficamente diverso colaborar en un diseño.
La compilación incremental basada en bloques preserva o vacía una partición en un proyecto. Esto funciona con particiones de núcleo, y no requiere archivos adicionales ni planificación de suelo. La partición se puede vaciar y preservar en la fuente, síntesis y capturas de pantalla finales.
El flujo de Reutilización de bloques de diseño le permite reutilizar un bloque de diseño en un proyecto diferente al crear, preservar y exportar una partición. Con esta función, puede esperar una entrega de módulos de sincronización cerrada entre diferentes equipos.
Recursos de diseño basados en bloques
- Sección de flujo de diseño basado en bloques en la Guía del usuario de Quartus® Prime Pro Edition
- AN 839: Tutorial de reutilización de bloques de diseño: para Arria® 10 FPGA placa de desarrollo
- Archivo de diseño (.zip)
- Entrenamiento: Reutilización de bloques de diseño (OBBDR100)
- Compilación incremental basada en bloques en el software Quartus® Prime Pro: Introducción
- Compilación incremental basada en bloques en el software Quartus® Prime Pro: partición de diseño
- Compilación incremental basada en bloques en el software Quartus® Prime Pro: cierre de sincronización y consejos
Recompilación rápida
Rapid Recompile permite la reutilización de síntesis anterior y resultados de ajuste cuando es posible, y no vuelve a procesar bloques de diseño no modificados. Rapid Recompile puede reducir el tiempo total de compilación después de hacer pequeños cambios de diseño. Rapid Recompile es compatible con los cambios funcionales de ECO basados en HDL y le permite reducir el tiempo de recopilación, a la vez que preserva el desempeño de la lógica no modificada.
Rapid Recompile - Recursos de asistencia
| Descripción del recurso | |
|---|---|
| Ejecución de Rapid Recompile | Sección Rapid Recompile en el volumen 2 del manual Quartus® Prime Pro Edition. |
| AN 799: Depuración de diseño de Quick Arria® 10 mediante Signal Probe y Rapid Recompile (PDF) | Una nota de aplicación que muestra cómo Rapid Recompile reduce el tiempo de compilación para cambios pequeños. |
Reconfiguración parcial
La reconfiguración parcial (PR) le permite reconfigurar una parte del FPGA de forma dinámica mientras el diseño del FPGA restante sigue funcionando.
Puede crear varias personas para una región de su dispositivo y reconfigurar esa región sin afectar las operaciones en áreas fuera de esa persona.
Para obtener más información sobre la reconfiguración parcial, consulte la página Reconfiguración parcial.
Scripting
El software Quartus® Prime y Quartus® II incluye compatibilidad integral con scripting para los flujos de diseño de scripts de lenguaje de comandos de línea de comandos y herramientas (Tcl). Los ejecutables separados para cada etapa del flujo de diseño de software, como la síntesis, el ajuste y el análisis de tiempo, incluyen opciones para crear configuraciones comunes y realizar tareas comunes. La interfaz de programación de aplicaciones (API) de scripting Tcl incluye comandos que cubren la funcionalidad básica a la avanzada.
Scripting de línea de comandos
Puede utilizar los ejecutables de línea de comandos del software Quartus® Prime o Quartus® II en archivos por lotes, scripts de shell, makefiles y otros scripts. Por ejemplo, utilice el siguiente comando para compilar un proyecto existente:
$ quartus_sh --flow compile
Tcl Scripting
Utilice la API de Tcl para cualquiera de las siguientes tareas:
- Creación y gestión de proyectos
- Hacer tareas
- Compilación de diseños
- Extracción de datos de informe
- Realización de análisis de sincronización
Puede comenzar con algunos de los ejemplos en la página web de ejemplos Tcl del software Quartus® II. A continuación se enumeran varios otros recursos.
Recursos de scripting
| Descripción del recurso | |
|---|---|
| Manual de referencia de scripting de Quartus® II | Cubre tanto los ejecutables de línea de comandos del software Quartus® como los paquetes y comandos Tcl desde un shell de software Quartus®. |
| Manual de referencia de archivos de configuración de Quartus® Prime Standard Edition | Cubre la configuración de los parámetros que se encuentran en el archivo de configuración del software Quartus® (.qsf). |
| Scripting de línea de comandos | Una sección de la Guía del usuario de Quartus Prime Standard Edition. |
| Ejemplos de Tcl de Quartus® II | Una página web con varios ejemplos útiles de script Tcl. |
| Scripting de línea de comandos (ODSW1197) | Entrenamiento en línea que presenta las capacidades de scripting de línea de comandos en el software Quartus® (30 min). |
| Introducción a Tcl (ODSW1180) | Introducción a la sintaxis de scripting Tcl. |
| Scripting Tcl de Quartus® Prime Software | Este curso presenta las capacidades de scripting Tcl en el software Quartus® Prime. Cubre los paquetes Tcl del software Quartus Prime más utilizados y cuatro usos comunes de scripting Tcl en el flujo de compilación, con ejemplos. |
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