Centro de asistencia para la configuración del dispositivo

El Centro de asistencia para la configuración de dispositivos proporciona documentación y capacitación para seleccionar un diseño e implementar las características de configuración.

El Centro de asistencia para la configuración de dispositivos proporciona recursos para dispositivos Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 y Cyclone® 10.

Encontrará información sobre cómo seleccionar, diseñar e implementar esquemas y características de configuración. También hay directrices sobre cómo abrir el sistema y depurar los vínculos de configuración. Esta página está organizada en categorías que se alinean con un flujo de diseño del sistema de configuración de principio a fin.

Obtenga soporte adicional para la arquitectura del sistema Agilex™ 7 y la arquitectura del sistema Agilex™ 5, recorridos guiados paso a paso para los flujos de desarrollo estándar que muestran los recursos y la documentación críticos clave.

Para otros dispositivos, busque en las Colecciones de asistencia de dispositivos y productos.

1. Detalles de configuración específicos del dispositivo

Tabla 1 - Descripción general de los esquemas de configuración y las características

Familia

de dispositivos	Esquemas de configuración Características				de configuración
	Esquema	Ancho de datos	Frecuencia de reloj máxima	Velocidad de datos máxima	Seguridad de diseño	Reconfiguración parcial (2)	Actualización remota del sistema	Single Event Upsets	Configuración a través del protocolo
Agilex™ 7	Avalon® Streaming	32 bits	125 MHz	4000 Mbps	√	√	Cargador flash paralelo II núcleo IP	√	N/A
		16 bits	125 MHz	2000 Mbps	√	√
		8 bits	125 MHz	1000 Mbps	√	√
	Serie activa (AS)	4 bits	166⁽¹⁾ MHz	664 Mbps	√	√	√	√	√
	JTAG	1 bit	30 MHz	30 Mbps	√	√	N/A	√	N/A
Agilex™ 5	Avalon® Streaming	16 bits	125 MHz	2000 Mbps	√	√	Cargador flash paralelo II núcleo IP	√	N/A
	Avalon® Streaming	8 bits	125 MHz	1000 Mbps	√	√	Cargador flash paralelo II núcleo IP	√	N/A
	Serie activa (AS)	4 bits	166⁽¹⁾ MHz	664 Mbps	√	√	√	√	√
	JTAG	1 bit	30 MHz	30 Mbps	√	√	N/A	√	N/A
Stratix® 10	Avalon®-ST	32 bits	125 MHz	4000 Mbps	√	√	Cargador flash paralelo II núcleo IP	√	N/A
		16 bits	125 MHz	2000 Mbps	√	√
		8 bits	125 MHz	1000 Mbps	√	√
	Serie activa (AS)	4 bits	125⁽¹⁾MHz	500 Mbps	√	√	√	√	√
	JTAG	1 bit	30 MHz	30 Mbps	√	√	N/A	√	N/A
Arria® 10	Configuración vía HPS	32 bits	100 MHz	3200 Mbps	√	√	vía HPS	√	N/A
	Configuración vía HPS	16 bits	100 MHz	1600 Mbps	√	√	vía HPS	√	N/A
	Paralelo pasivo rápido (FPP)	32 bits	100 MHz	3200 Mbps	√	√	Cargador flash paralelo Núcleo IP	√	N/A
		16 bits	100 MHz	1600 Mbps	√
		8 bits	100 MHz	800 Mbps	√
	Serie activa (AS)	4 bits	100 MHz	400 Mbps	√	√⁽³⁾	√	√	√
	Serie activa (AS)	1 bit	100 MHz	100 Mbps	√	√⁽³⁾	√	√	√
	Serie pasiva (PS)	1 bit	100 MHz	100 Mbps	√	√⁽³⁾	Cargador flash paralelo Núcleo IP	√	N/A
	JTAG	1 bit	33 MHz	33 Mbps		√⁽³⁾	N/A	√	N/A
Cyclone® 10 GX	Paralelo pasivo rápido (FPP)	32 bits	100 MHz	3200 Mbps	√	√	Cargador flash paralelo Núcleo IP	√	N/A
		16 bits	100 MHz	1600 Mbps	√
		8 bits	100 MHz	800 Mbps	√
	Serie activa (AS)	4 bits	100 MHz	400 Mbps	√	√⁽³⁾	√	√	√
	Serie activa (AS)	1 bits	100 MHz	100 Mbps	√	√⁽³⁾	√	√	√
	Serie pasiva (PS)	1 bit	100 MHz	100 Mbps	√	√⁽³⁾	Cargador flash paralelo Núcleo IP	√	N/A
	JTAG	1 bit	33 MHz	33 Mbps	N/A	√⁽³⁾	N/A	√	N/A
Cyclone® 10 LP	Paralelo pasivo rápido (FPP)	8 bits	66⁽⁴⁾/100⁽⁶⁾ MHz	528⁽⁴⁾/800⁽⁶⁾ Mbps	N/A	N/A	Cargador flash paralelo Núcleo IP	√	N/A
	Serie pasiva (PS)	1 bit	66⁽⁴⁾/133⁽⁵⁾ MHz	Mbps 66⁽⁴⁾/133⁽⁵⁾	N/A	N/A	Cargador flash paralelo Núcleo IP	√	N/A
	Serie activa (AS)	1 bit	40 MHz	40 Mbps	N/A	N/A	√	√	N/A
	JTAG	1 bit	25 MHz	25 Mbps	N/A	N/A	N/A	√	N/A
Notas: La frecuencia de reloj máxima cuando se utiliza OSC_CLK_1 como fuente de reloj de configuración. La frecuencia de reloj máxima se reduce si utiliza el oscilador interno como fuente de reloj de configuración, durante la operación de SmartVID o cuando el dispositivo está en modo usuario. Puede realizar una reconfiguración parcial después de que el dispositivo esté completamente configurado. Para obtener más información, consulte la Guía del usuario de reconfiguración parcial. La configuración parcial sólo se puede realizar cuando se configura como host interno. Voltaje de alimentación para lógica interna, VCCINT = 1,0 V. Voltaje de alimentación para lógica interna, VCCINT = 1,2 V. Voltaje de alimentación para lógica interna, VCCINT = 1,2 V. Cyclone los dispositivos de voltaje del núcleo 10 LP de 1,2 V admiten fMAX DCLK de 133 MHz solo para 10CL006, 10CL010, 10CL016, 10CL025 y 10CL040.

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2. Esquemas de configuración e IP

Guías de usuario de configuración

Dispositivos Agilex™ 7

Guía del usuario de configuración de Agilex™ 7

Dispositivos Agilex™ 5

Guía del usuario para la configuración del dispositivo: FPGAs y sistemas integrados en chip Agilex™ 5

Stratix 10® dispositivos

Guía del usuario para la configuración de Stratix® 10

Configuración vía HPS

Configure la parte FPGA del dispositivo de sistema integrado en chip mediante el sistema de procesador físico (HPS)

Dispositivos Agilex™ 7

Manual de referencia técnica del sistema de procesador físico Agilex™ 7

Dispositivos Agilex™ 5

Manual de referencia técnica del sistema de procesador físico: Agilex™ 5 SoCs

Stratix® 10 dispositivos

Arria® 10 dispositivos

Paralelo pasivo rápido

Arria® 10 dispositivos

Arria® 10 Manual de E/S de propósito general y estructura básica

Dispositivos Cyclone® 10 GX

Cyclone® 10 GX Core Fabric y manual de E/S de propósito general

Cyclone® 10 dispositivos LP

Cyclone® 10 LP Core Fabric y manual de E/S de propósito general

Recursos adicionales:

Guía del usuario de FPGA Parallel Flash Loader IP Core

Serie activa

Dispositivos Agilex™ 7

Guía del usuario de configuración de Agilex™ 7

Dispositivos Agilex™ 5

Guía del usuario para la configuración del dispositivo: FPGAs y sistemas integrados en chip Agilex™ 5

Stratix® 10 dispositivos

Guía del usuario para la configuración de Stratix® 10

Arria® 10 dispositivos

Arria® 10 Manual de E/S de propósito general y estructura básica

Dispositivos Cyclone® 10 GX

Cyclone® 10 GX Core Fabric y manual de E/S de propósito general

Cyclone® 10 dispositivos LP

Cyclone® 10 LP Core Fabric y manual de E/S de propósito general

Recursos adicionales:

Serie pasiva

Dispositivos Arria® 10 GX

Arria® 10 Manual de E/S de propósito general y estructura básica

Dispositivos Cyclone® 10 GX

Cyclone® 10 GX Core Fabric y manual de E/S de propósito general

Cyclone® 10 dispositivos LP

Cyclone® 10 LP Core Fabric y manual de E/S de propósito general

Recursos adicionales:

Guía del usuario de FPGA Parallel Flash Loader IP Core

JTAG

Dispositivos Agilex™ 7

Dispositivos Agilex™ 5

Guía del usuario para la configuración del dispositivo: FPGAs y sistemas integrados en chip Agilex™ 5

Stratix® 10 dispositivos

Arria® 10 dispositivos

Arria® 10 Manual de E/S de propósito general y estructura básica

Dispositivos Cyclone® 10 GX

Cyclone® 10 GX Core Fabric y manual de E/S de propósito general

Cyclone® 10 dispositivos LP

Cyclone® 10 LP Core Fabric y manual de E/S de propósito general

Recursos adicionales:

3. Características avanzadas de configuración

Seguridad del dispositivo

Dispositivos Agilex™ 7

Guía del usuario de seguridad de dispositivos Agilex™ 7

Stratix® 10 dispositivos

Guía del usuario de seguridad de dispositivos Stratix® 10

Arria® 10 dispositivos

Arria® 10 Manual de E/S de propósito general y estructura básica

Dispositivos Cyclone® 10 GX

Cyclone® 10 GX Core Fabric y manual de E/S de propósito general

Recursos adicionales:

AN 556: Uso de las funciones de seguridad de diseño en FPGAs

Reconfiguración parcial

Dispositivos Agilex™ 7

Guía del usuario de IP de soluciones de reconfiguración parcial

Dispositivos Agilex™ 5

Guía del usuario de IP de soluciones de reconfiguración parcial

Stratix® 10 dispositivos

Arria® 10 dispositivos

Dispositivos Cyclone® 10 GX

Guía del usuario de IP de soluciones de reconfiguración parcial

Recursos adicionales:

Actualización remota del sistema

Dispositivos Agilex™ 7

Guía del usuario de configuración de Agilex™ 7

Dispositivos Agilex™ 5

Guía del usuario para la configuración del dispositivo: FPGAs y sistemas integrados en chip Agilex™ 5

Stratix® 10 dispositivos

Arria® 10 dispositivos

Arria® 10 Manual de E/S de propósito general y estructura básica

Dispositivos Cyclone® 10 GX

Cyclone® 10 GX Core Fabric y manual de E/S de propósito general

Cyclone® 10 dispositivos LP

Cyclone® 10 LP Core Fabric y manual de E/S de propósito general

Recursos adicionales:

Guía del usuario de Remote Update FPGA IP Core

Mitigación de Single Event Upset (SEU)

Dispositivos Agilex™ 7

Guía del usuario de mitigación de Agilex™ 7 SEU

Dispositivos Agilex™ 5

Guía del usuario de mitigación de SEU: FPGAs y sistemas integrados en chip Agilex™ 5

Stratix® 10 dispositivos

Guía del usuario de mitigación de Stratix® 10 SEU

Arria® 10 dispositivos

Dispositivos Cyclone® 10 GX

Cyclone® 10 GX Core Fabric y manual de E/S de propósito general

Cyclone® 10 dispositivos LP

Cyclone® 10 LP Core Fabric y manual de E/S de propósito general

Recursos adicionales:

Configuración vía protocolo (CvP)

Página de compatibilidad con la configuración a través del protocolo

Dispositivos Agilex™ 7

Guía del usuario para la configuración a través de la implementación del protocolo (CvP) del dispositivo Agilex™ 7

Dispositivos Agilex™ 5

Guía del usuario para la implementación de la configuración mediante protocolo (CvP): FPGAs y sistemas integrados en chip Agilex™ 5

Stratix® 10 dispositivos

Guía del usuario de implementación de Stratix® 10 Configuración a través de protocolo (CvP)

Arria® 10 dispositivos

Dispositivos Cyclone® 10 GX

PI de acceso flash

Dispositivos Agilex™ 7

Dispositivos Agilex™ 5

Guía del usuario de IPs FPGA de cliente de buzón

Stratix® 10 dispositivos

Arria® 10 dispositivos

Dispositivos Cyclone® 10 GX

Cyclone® 10 dispositivos LP

IP de identificación de chip

Dispositivos Agilex™ 7

Dispositivos Agilex™ 5

Guía del usuario de IPs FPGA de cliente de buzón

Stratix® 10 dispositivos

Guía del usuario de Chip ID FPGA IP Cores

Arria® 10 dispositivos

Guía del usuario de Chip ID FPGA IP Cores

Dispositivos Cyclone® 10 GX

Guía del usuario de Chip ID FPGA IP Cores

4. Flujo de diseño del software Quartus® Prime

Tabla 2 - Configuración del dispositivo y flujo de generación de archivos de programación

Descripción del tema
Configuración general	Página General del cuadro de diálogo Opciones de dispositivo y anclaje del software Quartus Prime. Especifique las opciones del dispositivo. Estas opciones son independientes del esquema de configuración.
Opción de configuración	Página de configuración del cuadro de diálogo Opciones de dispositivo y anclaje en el software Quartus Prime. Especifique el esquema de configuración del dispositivo, el valor del dispositivo de configuración y el valor del pin de configuración.
Configuración de archivos de programación	Página Archivos de programación del cuadro de diálogo Opciones de dispositivo y anclaje en el software Quartus Prime. Seleccione el formato de archivo de programación que desea generar. La selección del archivo de programación en esta página es opcional, se recomienda al usuario utilizar el Convertir archivo de programación o el Generador de archivos de programación para convertir/generar el tipo de archivo de programación para el uso del esquema de configuración seleccionado.
Otros Configuración de funciones avanzadas opcionales	Página de detección de errores CRC, configuración de CvP y reconfiguración parcial del cuadro de diálogo Opciones de dispositivo y pin en el software Quartus Prime. Página CRC de detección de errores: especifique si se utiliza la detección de errores y la velocidad a la que se comprueba. Página Configuración de CvP: especifique el tipo de configuración de CvP. Página Reconfiguración parcial: especifique las opciones de reconfiguración parcial.
Generar archivos de configuración y programación	Una vez completada la compilación del diseño, Convertir archivos de programación o Generador de archivos de programación es la herramienta del software Quartus Prime para convertir/generar el tipo de archivo de programación para el esquema de configuración o la característica de configuración seleccionados.

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¿Dónde puedo encontrar información sobre los ajustes de configuración del dispositivo y la generación de archivos de configuración y programación?

Dispositivos Agilex™ 7

Guía del usuario de configuración de Agilex™ 7

Dispositivos Agilex™ 5

Guía del usuario para la configuración del dispositivo: FPGAs y sistemas integrados en chip Agilex™ 5

Stratix® 10 dispositivos

Guía del usuario para la configuración de Stratix® 10

Arria® 10 dispositivos

Arria® 10 Manual de E/S de propósito general y estructura básica

Dispositivos Cyclone® 10 GX

Cyclone® 10 GX Core Fabric y manual de E/S de propósito general

Cyclone® 10 dispositivos LP

Cyclone® 10 LP Core Fabric y manual de E/S de propósito general

5. Diseño de la placa

¿Dónde puedo encontrar información sobre las pautas de diseño de configuración del dispositivo?

Dispositivos Agilex™ 7

AN 886: directrices de diseño de dispositivos Agilex™ 7

Dispositivos Agilex™ 5

Stratix® 10 dispositivos

Stratix® 10 pautas de diseño de dispositivos

Arria® 10 dispositivos

Dispositivos Cyclone® 10 GX

Cyclone® 10 Pautas de diseño de dispositivos GX

¿Dónde puedo encontrar información sobre las directrices de conexión para el pin de configuración?

Dispositivos Agilex™ 7

Directrices de conexión de pines de la familia de dispositivos Agilex™ 7

Dispositivos Agilex™ 5

Pautas de conexión de pin: FPGAs y sistemas integrados en chip Agilex™ 5

Stratix® 10 dispositivos

Directrices para la conexión de pines de la familia de 10 dispositivos Stratix®

Arria® 10 dispositivos

Arria® directrices de conexión de pines de la familia de dispositivos GX, GT y SX

Dispositivos Cyclone® 10 GX

Directrices de conexión de pines de la familia de dispositivos Cyclone® 10 GX

Cyclone® 10 dispositivos LP

Directrices de conexión de pines de la familia de dispositivos Cyclone® 10 LP

¿Dónde puedo encontrar información sobre las especificaciones de configuración?

La especificación de configuración de la hoja de datos del dispositivo especifica las siguientes especificaciones:

Especificaciones de temporización para pines de control de configuración
Especificaciones de tiempo/rendimiento para cada uno de los esquemas de configuración admitidos
Tamaños de flujo de bits de configuración

Dispositivos Agilex™ 7

Hoja de datos del dispositivo Agilex™ 7

Dispositivos Agilex™ 5

Hoja de datos del dispositivo Agilex™ 5 FPGAs y SoCs

Stratix® 10 dispositivos

Stratix® 10 Hoja de datos del dispositivo

Arria® 10 dispositivos

Dispositivos Cyclone® 10 GX

Cyclone® 10 dispositivos LP

6. Depuración

La herramienta Depurador de configuración le ayuda a depurar problemas de programación y configuración. Esta herramienta es compatible con Quartus® Prime Pro Edition Programmer versión 21.3 en adelante.

AN 955: Herramienta de depuración de configuración del programador

Solucionador de problemas de configuración de FPGA

Herramienta de depuración de la consola del sistema Agilex™ 7 y Stratix® 10 FPGA mediante JTAG

AN 936: Ejecución de comandos SDM a través de la interfaz JTAG

Stratix® kit de herramientas de depuración SDM de 10 FPGA le ayuda a depurar los problemas de configuración.

Está disponible en el software Quartus Prime Pro Edition v18.1 y posteriores.

¿Está buscando una herramienta para depurar errores de configuración/seguridad de diseño/detección de errores, verificación de redundancia cíclica (CRC) en dispositivos Arria® 10?

Para obtener esta herramienta de diagnóstico de configuración, comuníquese con su representante de ventas Altera.

Puede utilizar este solucionador de problemas o análisis de árbol de errores para identificar las posibles causas de errores de configuración.

Solución de base de conocimientos

Vaya a la Base de conocimiento, ingrese las palabras clave del problema que enfrenta para encontrar la solución.

Dispositivos de configuración

Tabla 3 - Dispositivos de configuración FPGA

Capacidad de la familia de dispositivos de configuración		Voltaje del paquete		FPGA Compatibilidad de la familia de productos
EPCQ-A†	4-32 MB	SOIC de 8 pines	3,3 V	Compatible con Stratix® V, Arria® V, Cyclone® V Cyclone® 10 LP y familias FPGA anteriores.
EPCQ-A†	64-128 MB	SOIC de 16 pines	3,3 V	Compatible con Stratix® V, Arria® V, Cyclone® V Cyclone® 10 LP y familias FPGA anteriores.
Notas: † familia EPCQ-A es compatible desde Quartus® Prime Standard Edition Software v17.1 en adelante. Para conocer la compatibilidad con la familia de productos antiguos que no se incluyen en la versión 17.1, presente una solicitud de servicio. Consulte también Dispositivos de configuración.

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Tabla 4 - Dispositivos de configuración de terceros compatibles

FPGA	Número de pieza		del proveedor	Direccionamiento de bytes	Configuración ficticia del reloj		¿Flash permanente habilitado para cuádruple?	Categoría de asistencia
		Prefijo	Sufijo		ASx1	ASx4
Agilex™ 7	Micra	MT25QU128	ABA8E12-0AAT	3 bytes⁽¹⁾	N/A	Nota⁽¹⁴⁾	No⁽⁶⁾	Altera Probado y compatible
		MT25QU256	ABA8E12-0AAT
		MT25QU512	ABB8E12-0AAT
		MT25QU01G	BBB8E12-0AAT
		MT25QU02G	CBB8E12-0AAT
	Macronix⁽¹⁰⁾	MX25U12835F	XDI-10G	3 bytes⁽¹⁾	N/A	Nota⁽¹⁴⁾	No⁽⁶⁾	Altera Probado y compatible
		MX25U25643G	XDI00					Sabido para trabajar⁽¹³⁾
		MX25U25645G	XDI00					Altera Probado y compatible
		MX25U51245G	XDI00
		MX66U1G45G	XDI00
		MX66U2G45G	XRI00
	ISSI	IS25WP256E	-RHLE	3 bytes⁽¹⁾	N/A	Nota⁽¹⁴⁾	No⁽⁶⁾	Sabido para trabajar⁽¹³⁾
		IS25WP512M	-RHLE
		IS25WP01G	-RHLE(²²⁾
	Gigadispositivo	GD25LB512ME	BFRY(²³⁾	3 bytes⁽¹⁾	N/A	Nota⁽¹⁴⁾	No⁽⁶⁾	Sabido para trabajar⁽¹³⁾
		GD25LT512ME	BIRY(²³⁾
		GD55LB01GE	BIRY(²³⁾
		GD55LT01GE	BFRY(²³⁾
		GD55LB02GE	BIR⁽²³⁾
	Winbond	W25Q512NW	FIA⁽²³⁾	3 bytes⁽¹⁾	N/A	Nota⁽¹⁴⁾	No⁽⁶⁾	Sabido para trabajar⁽¹³⁾
		W25Q02NW	TBIA					Conocido por trabajar⁽¹¹⁾
		W25Q01NW	TBIA					Conocido por trabajar⁽¹¹⁾
Agilex™ 5	Los dispositivos Agilex™ 5 admiten controladores flash QSPI genéricos que son capaces de admitir cualquier dispositivo flash Quad SPI que cumpla con los siguientes criterios. Compatible con el estándar Serial Flash Discoverable Parameter (SFDP) Compatible con el restablecimiento de pines dedicado Altera recomienda utilizar dispositivos flash QSPI de Micron, Macronix e ISSI*. El dispositivo SPI cuádruple que cumple con los dos criterios anteriores es compatible con Quartus Programming File Generator Tools y Quartus Programmer versión 24.1 Pro Edition o versiones más recientes. Para obtener más información, consulte la Guía del usuario de configuración de dispositivos: FPGAs y sistemas integrados en chip Agilex™ 5.
Stratix® 10	Micra	MT25QU128	ABA8ESF-0SIT	3 bytes⁽¹⁾	N/A	Nota⁽¹⁴⁾	No⁽⁶⁾	Conocido por trabajar⁽¹¹⁾
		MT25QU256	ABA8E12-1SIT
		MT25QU512	ABB8ESF-0SIT
		MT25QU01G	BBB8ESF-0SIT					AlteraTested y compatible
		MT25QU02G	CBB8E12-0SIT					Conocido por trabajar⁽¹¹⁾
	Macronix⁽¹⁰⁾	MX25U12835F	MI-100	3 bytes⁽¹⁾	N/A	Nota⁽¹⁴⁾	No⁽⁶⁾	Conocido por trabajar⁽¹¹⁾
		MX25U25643G	XDI00					Sabido para trabajar⁽¹³⁾
		MX25U25645G	XDI00
		MX25U51245G	XDI00
		MX66U51235F	XDI-10G					Conocido por trabajar⁽¹¹⁾
		MX66U1G45G	XDI00					Conocido por trabajar⁽¹¹⁾
		MX66U2G45G	XRI00					Altera Probado y compatible
	ISSI	IS25WP256E	-RHLE	3 bytes⁽¹⁾	N/A	Nota⁽¹⁴⁾	No⁽⁶⁾	Sabido para trabajar⁽¹³⁾
		IS25WP512M	-RHLE
		IS25WP01G	-RILE(²²⁾
	Gigadispositivo	GD25LB512ME	BFRY(²³⁾	3 bytes⁽¹⁾	N/A	Nota⁽¹⁴⁾	No⁽⁶⁾	Sabido para trabajar⁽¹³⁾
		GD25LT512ME	BIRY(²³⁾
		GD55LB01GE	BIRY(²³⁾
		GD55LT01GE	BFRY(²³⁾
		GD55LB02GE	BIR⁽²³⁾
	Winbond	W25Q512NW	FIA⁽²³⁾	3 bytes⁽¹⁾	N/A	Nota⁽¹⁴⁾	No⁽⁶⁾	Sabido para trabajar⁽¹³⁾
		W25Q02NW	TBIA					Conocido por trabajar⁽¹¹⁾
		W25Q01NW	TBIA					Conocido por trabajar⁽¹¹⁾
Arria® 10 Cyclone® 10 GX	Micra	MT25QU256	ABA8E12-1SIT	4 bytes⁽⁴⁾	10⁽⁴⁾	10⁽⁴⁾	No⁽⁶⁾	Conocido por trabajar⁽¹¹⁾
		MT25QU512	ABB8ESF-0SIT					Sabido para trabajar⁽¹³⁾
		MT25QU512	ABB8E12-0SIT					Conocido por trabajar⁽¹²⁾
		MT25QL512	ABA8ESF-0SIT
		MT25QL512	ABB8ESF-0SIT
		MT25QU01G	BBB8ESF-0SIT					Sabido para trabajar⁽¹³⁾
		MT25QU01G	BBB8E12-0SIT					Conocido por trabajar⁽¹²⁾
		MT25QU01G	BBA8E12-0SIT					Conocido por trabajar⁽¹²⁾
		MT25QU02G	CBB8E12-0SIT					Sabido para trabajar⁽¹³⁾
	Macronix	MX25U256	45GXDI54⁽³⁾	4 bytes⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	Sí⁽⁶⁾	Conocido por trabajar⁽¹¹⁾
		MX25U512	45GXDI54⁽³⁾	4 bytes⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	Sí⁽⁶⁾	Conocido por trabajar⁽¹¹⁾
		MX25U512	45GMI00⁽¹⁸⁾	3 bytes⁽¹⁾	8⁽¹⁾	6⁽¹⁾	No⁽⁶⁾	Conocido por trabajar⁽¹²⁾
		MX66L512	35FMI-10G⁽¹⁹⁾	3 bytes⁽¹⁾	8⁽¹⁾	6⁽¹⁾	No⁽⁶⁾	Conocido por trabajar⁽¹²⁾
		MX66U1G	45GXDI54⁽³⁾	4 bytes⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	Sí⁽⁶⁾	Conocido por trabajar⁽¹¹⁾
		MX66L1G	45GMI-10G⁽²⁰⁾	3 bytes⁽¹⁾	8⁽¹⁾	6⁽¹⁾	No⁽⁶⁾	Conocido por trabajar⁽¹²⁾
		MX66U2G	45GXRI54⁽³⁾	4 bytes⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	Sí⁽⁶⁾	Conocido por trabajar⁽¹¹⁾
	Cypress/Infineon	S25FS512	SDSBHV210	3 bytes⁽¹⁾⁽²⁾	8⁽¹⁾	6⁽¹⁾	No⁽⁶⁾	Conocido por trabajar⁽¹²⁾
		S25FL512⁽²⁵⁾	AGMFI011
		S70FL01G⁽²⁵⁾	SAGMFI011
Stratix® V Arria® V Sistema integrado en chip Arria® V Cyclone® V Sistema integrado en chip Cyclone® V	Micra	MT25QL128	ABA8ESF-0SIT	3 bytes⁽¹⁾	12⁽⁴⁾	12⁽⁴⁾	No⁽⁶⁾	Sabido para trabajar⁽¹³⁾
		MT25QU128	ABA8ESF-0SIT	3 bytes⁽¹⁾	^10.1)	^10.1)	No⁽⁶⁾	Conocido por trabajar⁽¹²⁾
		MT25QU256	ABA8ESF-0SIT	3 bytes⁽¹⁾	^10.1)	^10.1)	No⁽⁶⁾	Conocido por trabajar⁽¹²⁾
		MT25QL256	ABA8ESF-0SIT	4 bytes⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	No⁽⁶⁾	Sabido para trabajar⁽¹³⁾
		MT25QL512	ABB8ESF-0SIT	4 bytes⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	No⁽⁶⁾	Sabido para trabajar⁽¹³⁾
		MT25QL512	ABA8ESF-0SIT	3 bytes⁽¹⁾	^10.1)	^10.1)	No⁽⁶⁾	Conocido por trabajar⁽¹²⁾
		MT25QL01G	BBB8ESF-0SIT	4 bytes⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	No⁽⁶⁾	Sabido para trabajar⁽¹³⁾
		MT25QL02G	CBB8E12-0SIT	4 bytes⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	No⁽⁶⁾	Conocido por trabajar⁽¹¹⁾
	Macronix	MX25L128	33FMI-10G⁽¹⁵⁾	3 bytes⁽¹⁾⁽²⁾	8⁽¹⁾	6⁽¹⁾	No⁽⁶⁾	Sabido para trabajar⁽¹³⁾
		MX25L256	45GMI-08G⁽¹⁶⁾					Sabido para trabajar⁽¹³⁾
		MX25L256	35FMI-10G⁽¹⁶⁾					Conocido por trabajar⁽¹²⁾
		MX25L512	45GMI-08G⁽¹⁵⁾					Sabido para trabajar⁽¹³⁾
		MX66L512	35FMI-10G⁽¹⁵⁾					Conocido por trabajar⁽¹²⁾
		MX25U512	45GMI00⁽¹⁶⁾
		MX25U512	45GXDI00⁽¹⁶⁾
		MX66L1G	45GMI-10G⁽¹⁶⁾
		MX66U2G	45GXR100⁽¹⁵⁾
	Cypress/Infineon	S25FL128⁽²⁵⁾	SAGMFI000	3 bytes⁽¹⁾⁽²⁾	8⁽¹⁾	6⁽¹⁾	No⁽⁶⁾	Sabido para trabajar⁽¹³⁾
		S25FL256⁽²⁵⁾	SAGMFI000
		S25FL512⁽²⁵⁾	SAGMFI010
		S25FL512⁽²⁵⁾	SAGMFIG11					Conocido por trabajar⁽¹²⁾
		S70FL01G⁽²⁵⁾	SAGMFI011⁽¹⁷⁾					Conocido por trabajar⁽¹²⁾
	Gigadispositivo	GD25Q127	CFIG(¹⁵⁾	3 bytes⁽¹⁾⁽²⁾	8⁽¹⁾	4⁽¹⁾	No⁽⁶⁾	Conocido por trabajar⁽¹²⁾
	Gigadispositivo	GD25Q256	DFIG(¹⁵⁾	3 bytes⁽¹⁾⁽²⁾	8⁽¹⁾	4⁽¹⁾	No⁽⁶⁾	Conocido por trabajar⁽¹²⁾
Cyclone® 10 LP	Micra	MT25QL128	ABA8ESF-0SIT	3 bytes⁽¹⁾⁽²⁾	8⁽¹⁾	N/A	No⁽⁶⁾	Conocido por trabajar⁽¹¹⁾
		MT25QL256	ABA8ESF-0SIT
		MT25QL512	ABB8ESF-0SIT
		MT25QL01G	BBB8ESF-0SIT
		MT25QL02G	CBB8E12-0SIT
	Macronix	MX25L128	33FMI-10G	3 bytes⁽¹⁾⁽²⁾	8⁽¹⁾	N/A	No⁽⁶⁾	Conocido por trabajar⁽¹¹⁾
		MX25L256	45GMI-08G
		MX25L512	45GMI-08G
	Cypress/Infineon	S25FL128⁽²⁵⁾	SAGMFI000	3 bytes⁽¹⁾⁽²⁾	8⁽¹⁾	N/A	No⁽⁶⁾	Conocido por trabajar⁽¹¹⁾
		S25FL256⁽²⁵⁾	SAGMFI000
		S25FL512⁽²⁵⁾	SAGMFI0I0
Notas: Utilizando la configuración predeterminada de los dispositivos de configuración. Al realizar una actualización remota del sistema, la dirección de inicio de las imágenes debe establecerse dentro de los primeros 128 Mb. Arria® dispositivos 10 y Cyclone® 10 GX solo admiten dispositivos de configuración Macronix con número de pieza MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 MX66U2G45GXRI54. Quartus Programmer estableció el registro de configuración no volátil durante la operación de programación. El usuario debe configurar el registro manualmente si utiliza un programador externo. Los dispositivos de configuración son permanentes para este valor, el usuario no tiene las opciones para cambiar esta configuración. Quartus Programmer emite un comando para habilitar el modo cuádruple Estos dispositivos de configuración no son compatibles con el núcleo ASMI Parallel I FPGA IP y el núcleo ASMI Parallel II FPGA IP heredados. Para el nuevo diseño, consulte Interfaz flash serial genérica FPGA núcleo IP. AS x 1 - Compatible con configuración serie activa Ancho de datos de 1 bit AS x 4 - Esquema de configuración en serie activa compatible con ancho de datos de 4 bits Los dispositivos Agilex™ 7 y Stratix® 10 no son compatibles con los dispositivos de configuración Macronix con número de pieza MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 y MX66U2G45GXRI54. Probado con FPGA configuración. Probado con HPS. Probado con configuración FPGA y HPS. FPGA ROM de arranque realiza una operación de lectura normal para cargar el firmware que es la parte inicial de la secuencia de bits, después de cargar el firmware, lee la tabla de parámetros de descubrimiento de flash en serie (SFDP) definida por el proveedor de la memoria flash para determinar el número de ciclos de reloj ficticio para realizar la operación de lectura rápida de E/S cuádruple para cargar el resto de la transmisión de bits. Se necesitan actualizaciones de U-Boot. U-Boot utilizado para parpadear. Se necesitan actualizaciones de U-Boot. Dos selecciones de chip. HPS Flash Programmer y BootROM solo usan CS0. Modificaciones necesarias de U-Boot Programada con U-Boot Programado con U-Boot modificado S70FS01G es incompatible con los dispositivos Arria® 10 y Cyclone® 10 GX. Debe definir un nuevo dispositivo de configuración de memoria flash basado en la plantilla de flujo de programación: ID de dispositivo = 0x9d 0x70 0x1b, densidad de dispositivos = 1024 MB, chip total del dispositivo = 1, plantilla de flujo de programación = Macronix. Consulte cómo agregar un dispositivo flash personalizado en la Guía del usuario del programador flash genérico: Quartus Prime Pro Edition. Debe definir un nuevo dispositivo de configuración de memoria flash basado en la plantilla de flujo de programación: ID de dispositivo = 0x00 0x00 0x00, Densidad del dispositivo = 512 Mb / 1024 Mb / 2048 MB, Matriz total del dispositivo = 1, Plantilla de flujo de programación = Macronix. Consulte cómo agregar un dispositivo flash personalizado en la Guía del usuario del programador flash genérico: Quartus Prime Pro Edition. Debe definir un nuevo dispositivo de configuración de memoria flash basado en la plantilla de flujo de programación: Necesidad de agregar una pieza al programador: ID de dispositivo = 0x9d 0x70 0x1b, Densidad del dispositivo = 1024 MB, Die total del dispositivo = 1, Plantilla de flujo de programación = Issi. Consulte cómo agregar un dispositivo flash personalizado en la Guía del usuario del programador flash genérico: Quartus Prime Pro Edition. El software Quartus Prime no es compatible con la especificación flash "CS# toggle with no CLK and Data is considered as non-valid", que afecta a ciertos dispositivos de configuración dentro de la familia S25FL-S y S70FL01GS.
La Tabla 3 muestra los criterios de los dispositivos de configuración de terceros compatibles con Quartus Convert, Programming File Tools/Programming File Generator y Quartus Programmer versión 21.3 Pro Edition y 20.1 Standard Edition y posteriores. Altera probados y compatibles: Estos dispositivos reciben pruebas de regresión con herramientas FPGA y su uso está totalmente respaldado por Altera FPGA Technical Support. Sabido que funcionan: Estos dispositivos son compatibles con Quartus Convert Programming File Tools o Programming File Generator Tools y Quartus Programmer versión 21.3 Pro Edition o 20.1 Standard Edition o versiones más recientes. Para los dispositivos que no aparecen explícitamente en la lista Dispositivo de configuración de Herramientas generadoras de archivos de programación, puede definir un dispositivo personalizado mediante las opciones de menú disponibles.

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Ejemplos de diseño y diseños de referencia

Tienda de diseño

Dispositivos Agilex™ 7

Stratix® 10 dispositivos

Arria® 10 dispositivos

Dispositivos Cyclone® 10 GX

Cyclone® 10 dispositivos LP

Cuadro 5 - Cursos y vídeos de formación

FPGA Catálogo de capacitación técnica

Título del video	Descripción
Introducción a la configuración de FPGAs	Conozca los esquemas de configuración, las soluciones, las características y las herramientas disponibles para configurar FPGAs y programar dispositivos de configuración.
Esquemas de configuración para FPGAs	Descubra la diferencia entre todos los esquemas de configuración que se pueden utilizar para configurar FPGAs.
Configuración para Stratix® 10 dispositivos	Conozca las características de configuración únicas disponibles en los dispositivos Stratix® 10.
Actualización remota del sistema en MAX® 10 dispositivos	Aprenda a configurar y realizar una RSU en un dispositivo MAX® 10.
Creación de un cargador de arranque de segunda etapa para FPGA SoCs	Aprenda el flujo y las herramientas disponibles para personalizar y generar rápidamente el software de arranque de segunda etapa.
Arranque seguro con FPGAs de sistema integrado en chip Arria® 10	Aprenda a generar y programar Arria® 10 FPGAs SoC con una imagen de arranque de segunda etapa cifrada y/o firmada.
Mitigar alteraciones de un solo evento en dispositivos Arria® 10 y Cyclone® 10 GX	Conozca las características de las familias de dispositivos Arria® 10 y Cyclone® 10 GX que se pueden usar para diseñar su propia solución de mitigación de SEU.
Mitigación de SEU en dispositivos FPGA: etiquetado de jerarquía	Descubra cómo puede mejorar su solución de procesamiento de sensibilidad complementando la técnica de mitigación de single event upset (SEU) con una función llamada etiquetado de jerarquía.
Mitigación de SEU en dispositivos FPGA: inyección de fallas	Obtenga información sobre el núcleo IP de inyección de fallas y el software del depurador de inyección de fallas para reducir la tasa de fallas en el tiempo (FIT).
Uso de la interfaz genérica de flash en serie	Aprenda a utilizar la interfaz flash serial genérica FPGA IP Core para programar cualquier dispositivo flash de tipo interfaz periférica en serie (SPI).
Descripción general del hardware del sistema integrado en chip: controladores flash y protocolos de interfaz	Obtenga más información sobre el subsistema de procesador físico (HPS) que se encuentra en los sistemas integrados en chip Cyclone® V, Arria® V y Arria® 10. La capacitación en línea incluye información sobre los controladores de almacenamiento no volátil y los diversos protocolos de interfaz.
Reconfiguración parcial para dispositivos FPGA: introducción y asignaciones de proyectos	Entrenamiento de reconfiguración parcial parte 1 de 4. Esta parte del entrenamiento le presenta la función de relaciones públicas y el flujo de diseño general para un diseño de relaciones públicas. También aprenderá sobre las asignaciones de partición de diseño y región de LogicLock, las asignaciones requeridas para implementar un diseño de PR y recomendaciones sobre cómo planificar un diseño para PR.
Reconfiguración parcial para dispositivos FPGA: pautas de diseño y requisitos de host	Entrenamiento de reconfiguración parcial parte 2 de 4. En esta parte del entrenamiento se analizan las pautas para crear un diseño de PR, incluida la creación de un superconjunto de puertos y lógica de congelación. También se analizan los requisitos para un host de relaciones públicas, la lógica añadida a la región estática del diseño o un dispositivo externo para controlar las operaciones de relaciones públicas.
Reconfiguración parcial para dispositivos FPGA: IP de host de PR e implementaciones	Entrenamiento de reconfiguración parcial parte 3 de 4. En esta parte del entrenamiento se analiza toda la PI de relaciones públicas incluida en el software Quartus Prime, incluida la PI del controlador de relaciones públicas, la PI del controlador de región y la PI del puente de inmovilización. También verá cómo usar estas IP para implementar un diseño de host interno o externo.
Reconfiguración parcial para dispositivos FPGA: archivos de salida y demostración	Entrenamiento de reconfiguración parcial parte 4 de 4. Esta parte final de la capacitación analiza todo el flujo de diseño para un proyecto de relaciones públicas. También examina la salida de los archivos del flujo. También se incluye una demostración de un diseño de relaciones públicas completo y funcional utilizando el kit de desarrollo Arria® 10 GX.

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Tabla 6 - Videos adicionales

FPGA Videos rápidos

Título del video	Descripción
Implementación de un diseño de reconfiguración parcial en Qsys para FPGAs	Vea este video para aprender a implementar el diseño de reconfiguración parcial en Qsys por FPGAs.
Actualización remota del sistema y actualización de datos EPCQ a través de la consola del sistema en Cyclone 10 LP FPGA	Vea este video para aprender a realizar la función de actualización remota del sistema en Cyclone® FPGA LP 10
Arria® 10 Configuración vía protocolo (CvP)	Vea este video para aprender a configurar su dispositivo Arria® 10 con el protocolo PCIe.
Cómo personalizar el archivo JAM para múltiples dispositivos JTAG en una sola cadena JTAG parte1	Vea este video para aprender a personalizar archivos JAM para una placa con cadenas JTAG multidispositivo.
Cómo personalizar el archivo JAM para múltiples dispositivos JTAG en una sola cadena JTAG Parte2	Vea este video para aprender a personalizar archivos JAM para una placa con cadenas JTAG multidispositivo.
Cómo realizar la configuración de serie activa (AS) a través de la interfaz JTAG utilizando el núcleo IP del cargador flash en serie	Vea este video para obtener información sobre esquemas de configuración distintos a la configuración JTAG habitual. Además, este video cubre el núcleo de IP del cargador flash en serie (SFL).

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Para obtener más información, busque los siguientes recursos: Documentación, Cursos de entrenamiento, Videos, Ejemplos de diseño y Base de conocimiento.

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Centro de asistencia para la configuración del dispositivo

1. Detalles de configuración específicos del dispositivo

Tabla 1 - Descripción general de los esquemas de configuración y las características

2. Esquemas de configuración e IP

Guías de usuario de configuración

Configuración vía HPS

Paralelo pasivo rápido

Serie activa

Serie pasiva

JTAG

3. Características avanzadas de configuración

Seguridad del dispositivo

Reconfiguración parcial

Actualización remota del sistema

Mitigación de Single Event Upset (SEU)

Configuración vía protocolo (CvP)

PI de acceso flash

IP de identificación de chip

4. Flujo de diseño del software Quartus® Prime

Tabla 2 - Configuración del dispositivo y flujo de generación de archivos de programación

¿Dónde puedo encontrar información sobre los ajustes de configuración del dispositivo y la generación de archivos de configuración y programación?

5. Diseño de la placa

¿Dónde puedo encontrar información sobre las pautas de diseño de configuración del dispositivo?

¿Dónde puedo encontrar información sobre las directrices de conexión para el pin de configuración?

¿Dónde puedo encontrar información sobre las especificaciones de configuración?

6. Depuración

Solucionador de problemas de configuración de FPGA

Solución de base de conocimientos

Dispositivos de configuración

Tabla 3 - Dispositivos de configuración FPGA

Tabla 4 - Dispositivos de configuración de terceros compatibles

Ejemplos de diseño y diseños de referencia

Cuadro 5 - Cursos y vídeos de formación

Tabla 6 - Videos adicionales