Centro de asistencia de PI de DisplayPort

El Centro de asistencia de PI de DisplayPort está organizado en etapas estándar del sector, que le proporciona diversos recursos para planificar, seleccionar, diseñar, implementar y verificar sus núcleos de IP de DisplayPort para dispositivos Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 y Cyclone® 10. También hay pautas sobre cómo abrir el sistema y depurar los enlaces de DisplayPort. Esta página está organizada en categorías que se alinean con un flujo de diseño del sistema DisplayPort de principio a fin.

Obtenga soporte adicional para el diseño del protocolo de interfaz de FPGA Agilex™ 7, el diseño del protocolo de interfaz de FPGA Agilex™ 5, viajes guiados paso a paso para flujos de desarrollo estándar que muestran los recursos y la documentación críticos clave.

Para otros dispositivos, busque en las Colecciones de asistencia de dispositivos y productos.

1. Selección de dispositivo e IP

¿Qué funciones admite la PI de DisplayPort?

¿Qué FPGA familia de dispositivos debería usar?

Velocidad de enlace compatible con la familia de dispositivos

La siguiente tabla muestra la información de recursos para dispositivos de Arria® V y Cyclone® V que utilizan M10K; Arria® dispositivos 10, Stratix® 10 y Stratix® V con M20K.

Los recursos se obtuvieron mediante la siguiente configuración de parámetros:

• Modo = símplex
• Número máximo de carriles = 4 carriles
• Profundidad máxima de color de entrada de video = 8 bits por color (bpc)
• Modo de entrada de píxeles = 1 píxel por reloj

¿Qué es la utilización de recursos FPGA DisplayPort FPGA IP Core?

Desempeño y utilización de recursos

Los datos de utilización de recursos indican el desempeño esperado típico para DisplayPort FPGA IP.

En el cuadro que figura a continuación se enumeran los recursos y el rendimiento previsto para determinadas variaciones. Los resultados se obtuvieron utilizando el software Quartus® Prime Pro Edition versión 20.2 para los siguientes dispositivos:

• Agilex™ F-tile (AGIB027R31B1E2VR0)
• Stratix® 10 (1SG280HU1F50E2VGS1)
• Arria® 10 (10AX115S2F45I1SG)
• Cyclone® 10 GX (10CX220YF780E5G)

Utilización de recursos de IP FPGA DisplayPort 1.4

La siguiente tabla muestra la información de recursos para dispositivos Agilex™ 7, Arria® 10, Cyclone® 10 GX y Stratix® 10 con M20K. Los recursos se obtuvieron mediante la siguiente configuración de parámetros:

• Modo = símplex
• Número máximo de carriles = 4 carriles
• Profundidad máxima de color de entrada de video = 8 bits por color (bpc)
• Modo de entrada de píxeles = 1 píxel por reloj, 4 píxeles por reloj para Agilex™ 7

Utilización de recursos de IP FPGA de DisplayPort 2.0

La siguiente tabla muestra la información de recursos para Stratix® 10 dispositivos que utilizan el M20K. El recuento de recursos para DP2.0 incluye también el recuento de recursos para DP1.4. Los recursos se obtuvieron mediante la siguiente configuración de parámetros:

• Modo = símplex
• Número máximo de carriles = 4 carriles
• Profundidad máxima de color de entrada de video = 8 bits por color (bpc)
• Modo de entrada de píxeles = 4 píxeles por reloj

Utilización de recursos HDCP

En la tabla se enumeran los datos de recursos HDCP para DisplayPort FPGA IP con configuraciones de SST (transmisión única) y en la configuración de carril máximo 4 para dispositivos Arria® 10 y Stratix® 10.

2. Flujo de diseño e integración de IP

¿Cuál es la información y la documentación relacionada con DisplayPort disponible?

Agilex™ 7 (F-tile), Stratix® 10 (H-tile y L-tile), Arria® 10, Cyclone® 10 GX, Arria® V GX/GT/GS, Arria® V GZ, Cyclone® V, Stratix® V

• Guía del usuario de DisplayPort FPGA IP

¿Cómo genero el núcleo de PI de DisplayPort?

Los pasos para generar DisplayPort IP Core en el software Quartus® Prime se pueden encontrar en el capítulo de especificación de parámetros y opciones de IP.

• Guía del usuario de DisplayPort FPGA IP

¿Qué admite el ejemplo de diseño de DisplayPort generado por Quartus®?

Los ejemplos de diseño del núcleo de PI FPGA de DisplayPort demuestran un bucle invertido paralelo de la instancia de DisplayPort RX a la instancia de DisplayPort TX con o sin un módulo de recuperación de reloj de píxeles (PCR). La siguiente tabla ilustra las opciones de ejemplo de diseño disponibles para dispositivos Agilex™ 7, Stratix® 10, Arria® 10 y Cyclone® 10 GX.

¿Cómo genero el ejemplo de diseño de Quartus® DisplayPort?

Para dispositivos Agilex™ 7, Agilex™ 5, Stratix®, Arria® 10 y Cyclone® 10 GX, utilice el editor de parámetros DisplayPort FPGA del software Quartus® Prime Pro Edition para generar el ejemplo de diseño.

1. Haga clic en Catálogo de IP de herramientas y seleccione la familia de dispositivos de destino.
2. En el Catálogo de IP, busque y haga doble clic en DisplayPort FPGA IP. Aparecerá la ventana Nueva variación de IP.
3. Especifique un nombre de nivel superior para la variación de IP personalizada. El editor de parámetros guarda la configuración de variación IP en un archivo denominado ip.
4. Puede seleccionar un dispositivo FPGA específico en el campo Dispositivo o mantener la selección predeterminada del dispositivo de software Quartus® Prime.
5. Haga clic en Aceptar. Aparecerá el editor de parámetros.
6. Configure los parámetros deseados para TX y RX.
7. En la pestaña Ejemplo de diseño, seleccione el ejemplo de diseño que se ajuste a sus criterios.
8. Seleccione Simulación para generar el banco de pruebas y seleccione Síntesis para generar el ejemplo de diseño de hardware. Debe seleccionar al menos una de estas opciones para generar los archivos de ejemplo de diseño. Si selecciona ambos, el tiempo de generación es más largo.
9. Para Target Development Kit, seleccione el kit de desarrollo de FPGA disponible. Si selecciona el kit de desarrollo, el dispositivo de destino (seleccionado en el paso 4) cambia para que coincida con el dispositivo del kit de desarrollo.
10. Haga clic en Generar diseño de ejemplo.

Del mismo modo, los enlaces a continuación proporcionan instrucciones paso a paso para generar

Ejemplo de diseño de DisplayPort del software Quartus® Prime:

• Guía del usuario de ejemplo de diseño de PI FPGA F-Tile de DisplayPort Agilex™ 7 F-Tile
• Guía del usuario de ejemplo de diseño de IP de FPGA de DisplayPort Agilex™ 5
• Guía del usuario de ejemplos de diseño de PI de FPGA de DisplayPort Stratix® 10
• Guía del usuario de ejemplos de diseño de PI de FPGA de DisplayPort Arria® 10
• Guía del usuario de ejemplos de diseño de PI FPGA de DisplayPort Cyclone® 10 GX

¿Cómo compilo y pruebo mi diseño?

Para los dispositivos Agilex™ serie 7 y 10, los pasos para compilar y probar su diseño de DisplayPort se pueden encontrar en el siguiente diseño de DisplayPort

Compilando y probando el diseño:

• Compilación y pruebas para Agilex® 7 F-Tile
• Compilación y pruebas para Agilex™ 5
• Compilación y pruebas para Stratix® 10
• Compilación y pruebas para Arria® 10
• Compilación y pruebas para Cyclone® 10 GX

¿Cómo puedo realizar una simulación funcional de DisplayPort?

Para los dispositivos Agilex™ 7, Stratix®, Arria® 10 y Cyclone® 10 GX, a continuación se indican los pasos para generar una simulación funcional de DisplayPort:

Habilite la opción de simulación en el Editor de parámetros de DisplayPort y genere un ejemplo de diseño de DisplayPort.

Diseño simulador:

• Diseño simulador para Agilex™ 7 F-Tile
• Simulación de diseño para Agilex™ 5
• Diseño de simulación para Stratix® 10
• Diseño simulador para Arria® 10
• Diseño de simulación para Cyclone® 10 GX

Banco de pruebas de simulación:

• Banco de pruebas de simulación para Agilex™ 7 F-Tile
• Banco de pruebas de simulación para Agilex™ 5
• Banco de pruebas de simulación para Stratix® 10
• Banco de pruebas de simulación para Arria® 10
• Banco de pruebas de simulación para Cyclone® 10 GX

¿Dónde puedo encontrar información sobre Clock Recovery Core?

El ejemplo de diseño de Agilex™ 7, Stratix®, Arria® 10 y Cyclone® 10 GX DisplayPort usa PI de recuperación de reloj de píxeles.

Información del núcleo de recuperación de reloj:

• Guía del usuario de DisplayPort IP Core

¿Dónde puedo encontrar información sobre el flujo de entrenamiento de DisplayPort Link?

Antes de que el dispositivo de origen pueda enviar datos de vídeo al dispositivo sumidero, se debe completar un proceso de formación de enlaces entre el receptor de origen.

Flujo de entrenamiento de DisplayPort Link:

• Guía del usuario de DisplayPort IP Core

¿Dónde puedo encontrar información sobre la referencia de la API de DisplayPort y la información de DPCD?

Los siguientes recursos proporcionarán instrucciones para la referencia de la interfaz de programación de aplicaciones (API) de DisplayPort y DPCD:

• Ubicaciones de DPCD compatibles con la fuente
• Ubicaciones DPCD compatibles con sumideros
• Guía del usuario de DisplayPort FPGA IP
  

3. Diseño de la placa y administración de energía

Directrices para la conexión de pines

Dispositivos Agilex™ 7

• Guía de conexión de pines de la familia de dispositivos Agilex™ 7: series F e I
• Directrices de conexión de pines de la familia de dispositivos Agilex™ 7: serie M

Dispositivos Agilex™ 5

• Pautas de conexión de pin: FPGAs y sistemas integrados en chip Agilex™ 5

Stratix® 10 dispositivos

• Stratix® directrices de conexión de pines de la familia de dispositivos GX, MX, TX y SX

Arria® 10 dispositivos

• Arria® directrices de conexión de pines de la familia de dispositivos GX, GT y SX

Dispositivos Cyclone® 10 GX

• Directrices de conexión de pines de la familia de dispositivos Cyclone® 10 GX

Revisión de diagramas

Dispositivos Agilex™ 7

• Hoja de trabajo de revisión de esquemas de Agilex™ 7: series F e I
• Hoja de trabajo de revisión de esquemas del dispositivo Agilex™ 7: serie M

Dispositivos Agilex™ 5

• Hoja de trabajo de revisión de esquemas de dispositivos Agilex™ 5: series D y E

Stratix® 10 dispositivos

• Hoja de trabajo de revisión de esquemas de Stratix® 10 GX, MX y SX
• Esquemas y guías de usuario del kit de desarrollo FPGA Stratix® 10 GX
• Guías de usuario y esquemas del kit de desarrollo de SoC Stratix® 10 SX

Arria® 10 dispositivos

• Arria® hoja de trabajo de revisión de esquemas de GX, GT y SX
• Esquemas y guías de usuario del kit de desarrollo FPGA Arria® 10 GX
• Esquemas y guías de usuario del kit de desarrollo de SoC Arria® 10

Dispositivos Cyclone® GX 10

• Hoja de trabajo de revisión de esquemas de Cyclone® 10 GX
• Esquemas y guías de usuario del kit de desarrollo FPGA Cyclone® 10 GX

Pautas de diseño de placa

• Pautas de diseño de dispositivos Agilex™ 7 Guía del usuario de integridad de señal de interfaz serial de alta velocidad
• Guía del usuario de las pautas de diseño de PCB Agilex™ 5 (HSSI, EMIF, MIPI, True Differential, PDN)
• AN 766: Guía de usuario para el diseño de la interfaz de señal de alta velocidad Stratix® 10
• AN 958: soluciones de pautas de diseño de placas
• Prueba de diseño de la placa
• AN 114: Directrices de diseño de placas para paquetes de dispositivos programables
• AN 613: Consideraciones de diseño de apilamiento de PCB para FPGAs
• AN745: Guía de diseño para FPGA interfaz DisplayPort
• Esquemas de la tarjeta secundaria FMC DisplayPort Revisión 8
• Tarjeta secundaria FMC DisplayPort Revisión 11 Esquemas
• Esquemas de la tarjeta secundaria HSMC DisplayPort 1.2

Descargo de responsabilidad: NO se recomienda la implementación del diseño de la placa DisplayPort TX integrada del kit de desarrollo Arria® 10 y Stratix® 10, ya que no permite la unión PMA + PCS. Se recomienda a los usuarios que consulten la implementación del diseño de Bitec.

Gestión de energía

• AN 910: directrices de diseño de la red de distribución de energía Agilex™ 7
• Guía del usuario de administración de energía de Agilex™ 7
• Guía del usuario de administración de energía de Agilex™ 5
• Guía del usuario de administración de energía Stratix® 10
• Stratix® 10 Guía del usuario del estimador de potencia temprana
• AN 692: Consideraciones de secuenciación de energía para dispositivos Agilex™ 7, Stratix 10, Arria® 10 y Cyclone® 10 GX
• Arria® 10 Guía del usuario del estimador de potencia temprana
• AN 711: Arria 10 funciones de reducción de potencia
• Cyclone® 10 Guía del usuario del estimador de potencia temprana
• Estimador de energía inicial (EPE) y analizador de energía
• AN 750: Uso de la herramienta PDN FPGA para optimizar su diseño de red de suministro de energía
• Guía del usuario de la herramienta Power Deliver Network (PDN) específica del dispositivo 2.0
• AN 721: Creación de un árbol de energía FPGA
• Guía del usuario de Quartus® Prime Pro Edition Análisis y optimización de energía
• Guía del usuario de la calculadora térmica y de energía FPGA

Administración de energía térmica

Dispositivos Agilex™

• AN 944: Modelado térmico Agilex™ 7 con la calculadora térmica y de potencia FPGA (PCT)
• Guía del usuario de diseño térmico de Agilex™ 5 con calculadora térmica y de energía (PTC)

Stratix® 10 dispositivos

• AN 787: Stratix® 10 Modelado térmico y gestión con el estimador de energía inicial
• AN 943: Stratix® 10 Modelado térmico con la calculadora térmica y de potencia FPGA (PCT)

Secuenciación de energía

Dispositivos Agilex™ 7, Stratix® 10, Arria® 10 y Cyclone® 10 GX

• AN 692: Consideraciones de secuenciación de energía para Dispositivos Agilex™ 7, Stratix® 10 Arria® 10 y Cyclone® 10 GX

Mi diseño requiere la tarjeta secundaria Bitec FMC. ¿Cómo los selecciono?

La siguiente tabla proporciona una guía rápida para seleccionar la revisión de la tarjeta secundaria FMC de Bitec.

¿Algún requisito para utilizar un canal de transceptor de carril único o doble con tarjeta dependiente Bitec FMC para dispositivos de la serie 10?

Sí. Para el diseño de DisplayPort que utiliza/menciona en una versión anterior de la tarjeta secundaria Bitec FMC (revisión 8 y anteriores), se debe seguir la asignación de pines en el siguiente enlace en TX y RX debido a la inversión de carril y la inversión de polaridad en el canal.

¿Cómo puedo crear un diseño solo para DisplayPort TX o solo para RX?

En la Guía del usuario de ejemplos de diseño de IP de Arria®FPGA de DisplayPort 10 se pueden encontrar unas pautas generales para crear un diseño solo para DisplayPort TX o solo RX. Como alternativa, se puede consultar una explicación más detallada específica del diseño solo de DisplayPort TX en la Guía del usuario de diseño AN 883: Arria® 10 solo para DisplayPort TX.

4. Ejemplos de diseño

Arria® 10 dispositivos

• AN 793: Arria® 10 DisplayPort 4Kp60 con diseño de referencia de retransmisión para la canalización del procesamiento de imágenes y video
• Guía del usuario de diseño exclusivo para Arria® 10 DisplayPort TX
• Arria® 10 Ejemplo de diseño de DisplayPort utilizando un conector integrado (solo TX)
• Guía del usuario de ejemplo de diseño de escalador y mezclador UHD de DisplayPort
• AN 900: diseño exclusivo para Arria® 10 DisplayPort 8K RX.
• AN 889: ejemplo de diseño de conversión de formato de video DisplayPort 8K

5. Depuración

¿Cómo se depura mi diseño de DisplayPort?

Supervise el estado de finalización de la capacitación en enlaces, la velocidad de enlaces y el recuento de canales en el LED de usuario integrado del kit de desarrollo.

• Guía del usuario de ejemplos de diseño de PI de FPGA de DisplayPort Stratix® 10

Supervise la información de los atributos de flujo principal (MSA) del video y el tráfico del canal auxiliar del entrenamiento del enlace a través de Nios II terminal.

• Guía del usuario de DisplayPort FPGA IP
• AN 900: diseño solo para RX de Arria® 10 DisplayPort 8K

Calcule el ancho de banda de resolución de video requerido y su reloj recuperado.

• Calculadora de PCR y ancho de banda DisplayPort

Traducir entrenamiento de DisplayPort Link Transacción AUX

• Capacitación de DisplayPort Link Herramienta de traducción de AUX