Centro de asistencia de JESD204B y JESD204C IP Core

El centro de asistencia del núcleo de FPGA JESD204B y JESD204C proporciona información sobre cómo seleccionar, diseñar, implementar y depurar JESD204B y JESD204C vínculos. Esta página está organizada en categorías que se alinean con un flujo de diseño de sistema JESD204B y JESD204C de principio a fin.

El Centro de asistencia para JESD204B y JESD204C IP Core ofrece recursos para dispositivos Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 y Cyclone® 10.

Obtenga soporte adicional para el diseño del protocolo de interfaz de FPGA de Agilex™ 7 y el diseño del protocolo de interfaz de FPGA de Agilex™ 5, recorridos guiados paso a paso para los flujos de desarrollo estándar que muestran los recursos y la documentación críticos clave.

Para otros dispositivos, busque en las Colecciones de asistencia de dispositivos y productos.

Empezar

1. Selección de dispositivo e IP

¿Qué FPGA familia debo usar?

Tabla 1 - Desempeño del núcleo JESD204B FPGA IP

Familia de dispositivos	PMA Grado de velocidad	FPGA Fabric Grado de velocidad	de datos Reloj		de enlace de velocidad fMAX (MHz)
			Habilitar PCS físico (Gbps)	Habilitar PCS soft (Gbps) 1
Agilex™ 7 (F-Tile)	1	-1	No se admite	2,0 a 20,0	data_rate/40
	1	-2	No se admite	2,0 a 19,2	data_rate/40
	2	-2	No se admite	2,0 a 19,2	data_rate/40
	2	-3	No se admite	1,0 a 16,7	data_rate/40
	3	-3	No se admite	2,0 a 16,7	data_rate/40
Agilex™ 7 (E-Tile)	2	-2	No se admite	2,0 a 17,4	data_rate/40
	3	-2	No se admite	2,0 a 17,4	data_rate/40
	3	-3	No se admite	2,0 a 16,0	data_rate/40
Agilex™ 5 serie E (grupo de dispositivos B)			No se admite	17.16	data_rate/40
Stratix® 10 (L-Tile y H-Tile)	1	1	2,0 a 12,0	2.0 a 16.02	data_rate/40
	1	2	2,0 a 12,0	2,0 a 14,0	data_rate/40
	2	1	2,0 a 9,83	2.0 a 16.02	data_rate/40
	2	2	2,0 a 9,83	2,0 a 14,0	data_rate/40
	3	1	2,0 a 9,83	2.0 a 16.02	data_rate/40
		2	2,0 a 9,83	2,0 a 14,0	data_rate/40
		3	2,0 a 9,83	2,0 a 13,0	data_rate/40
Stratix® 10 (E-Tile)	1	1	No se admite	2.0 a 16.02	data_rate/40
	1	2	No se admite	2,0 a 14,0	data_rate/40
	2	1	No se admite	2.0 a 16.02	data_rate/40
	2	2	No se admite	2,0 a 14,0	data_rate/40
	3	3	No se admite	2,0 a 13,0	data_rate/40
Arria® 10	1	1	2,0 a 12,0	De 2,0 a 15,0 (2, 3)	velocidad de datos/40
	2	1	2,0 a 12,0	De 2,0 a 15,0 (2, 3)	velocidad de datos/40
	2	2	2,0 a 9,83	De 2,0 a 15,0 (2, 3)	velocidad de datos/40
	3	1	2,0 a 12,0	2,0 a 14,2 (2, 4)	velocidad de datos/40
	3	2	2,0 a 9,83	2,0 a 14,2 (2, 5)	velocidad de datos/40
	4	3	2,0 a 8,83	2,0 a 12,5 (6)	velocidad de datos/40
Cyclone® 10 GX	<Cualquier grado de velocidad admitido>	-5	2,0 a 9,8	2,0 a 9,8	velocidad de datos/40
Cyclone® 10 GX	<Cualquier grado de velocidad admitido>	-6	2,0 a 6,25	2,0 a 9,8	velocidad de datos/40

Ver todos Mostrar menos

Tabla 2 - Desempeño de JESD204C FPGA IP Core

Familia de dispositivos	PMA Grado de velocidad	FPGA Fabric Grado de velocidad	de datos Reloj		de enlace de velocidad fMAX (MHz)
			Habilitar PCS físico (Gbps)	Habilitar PCS soft (Gbps)	de enlace de velocidad fMAX (MHz)
Agilex™ 7 (F-Tile)	1	-1	No se admite	5 a 32.44032	data_rate/40
	1	-2	No se admite	5 a 32.44032	data_rate/40
	2	-1	No se admite	5 a 28.8948*	data_rate/40
		-2	No se admite	5 a 28.8948*	data_rate/40
		-3	No se admite	5 a 24.33024	data_rate/40
	3	-3	No se admite	5 a 17.4	data_rate/40
Agilex™ 7 (E-Tile)	1	-1	No se admite	De 5 a 28,9	data_rate/40
	2	-2	No se admite	5 a 28.3	data_rate/40
	2	-3	No se admite	De 5 a 25,6	data_rate/40
	3	-2	No se admite	5 a 17.4	data_rate/40
	3	-3	No se admite	5 a 17.4	data_rate/40
Agilex™ 5 serie E (grupo de dispositivos B)		-4	No se admite	17.16	data_rate/40
		-5	No se admite	17.16	data_rate/40
		-6	No se admite	17.16	data_rate/40
Agilex™ 5 serie E (grupo de dispositivos A)/serie D		-1	No se admite	28.1	data_rate/40
		-2	No se admite	28.1	data_rate/40
		-3	No se admite	28.1	data_rate/40
Stratix® 10 (E-Tile)	1	-1	No se admite	De 5 a 28,9	data_rate/40
	1	-2	No se admite	De 5 a 25,6	data_rate/40
	2	-1	No se admite	5 a 28.3	data_rate/40
	2	-2	No se admite	De 5 a 25,6	data_rate/40
	3	-1	No se admite	5 a 17.4	data_rate/40
		-2	No se admite	5 a 17.4	data_rate/40
		-3	No se admite	5 a 17.4	data_rate/40

Ver todos Mostrar menos

*La velocidad de datos máxima puede reducirse con la habilitación de ECC. Consulte la hoja de datos del dispositivo de FPGAs y sistemas integrados en chip de Agilex™ 5 para obtener más información.

1. Seleccione Habilitar Soft PCS para lograr la máxima velocidad de datos. Para el núcleo PI de TX, habilitar PCS blandos incurre en un aumento adicional del 3-8% en la utilización de recursos. Para el núcleo PI de RX, habilitar PCS soft incurre en un aumento adicional del 10-20% en la utilización de recursos.

2. Consulte la hoja de datos del dispositivo Arria® 10 y Stratix® 10 para obtener la velocidad de datos máxima admitida en los grados de velocidad del transceptor y las condiciones de funcionamiento de la fuente de alimentación del transceptor.

3. Cuando se utiliza el modo PCS suave a 15,0 Gbps, el margen de sincronización es muy limitado. Se recomienda habilitar un esfuerzo de ajuste alto, registrar la duplicación y registrar la resincronización para mejorar el desempeño del cronometraje.

4. Para dispositivos Arria® 10 GX 160, SX 160, GX 220 y SX 220, la velocidad de datos admitida es de hasta 12,288 Gbps.

5. Para dispositivos Arria® 10 GX 160, SX 160, GX 220 y SX 220, la velocidad de datos admitida es de 11,0 Gbps.

6. Para dispositivos Arria® 10 GX 160, SX 160, GX 220 y SX 220, la velocidad de datos admitida es de 10,0 Gbps.

2. Flujo de diseño e integración de IP

Información de integración de IP

Tema	Agilex™ 7	Stratix® 10	Arria® 10
Sincronizado	AN 967: Sincronización de múltiples dispositivos en sistema de matriz en fase digital AN 901: Implementación del diseño de doble enlace del convertidor analógico a digital con Agilex™ 7 FPGA E-Tile JESD204C RX IP - ADC sincronizado a Agilex® 7 Dual Link	AN804: Implementación de diseños multienlace ADC sincronizados con Stratix® núcleo IP RX de 10 JESD204B	AN803: Implementación de diseños multienlace ADC sincronizados con Arria® núcleo IP RX de 10 JESD204B AN 814: Arria® 10 Dos núcleos IP de JESD204B (dúplex) x8 carriles Diseño de referencia de sincronización de múltiples dispositivos
No sincronizado		AN804: Implementación de diseños multienlace ADC no sincronizados con núcleo IP Stratix® de 10 JESD204B RX	AN803: Implementación de diseños multienlace ADC no sincronizados con núcleo IP Arria® de 10 JESD204B RX

Tema

Agilex™ 7

Stratix® 10

Arria® 10

Sincronizado

AN 967: Sincronización de múltiples dispositivos en sistema de matriz en fase digital

AN 901: Implementación del diseño de doble enlace del convertidor analógico a digital con Agilex™ 7 FPGA E-Tile JESD204C RX IP - ADC sincronizado a Agilex® 7 Dual Link

AN804: Implementación de diseños multienlace ADC sincronizados con Stratix® núcleo IP RX de 10 JESD204B

AN803: Implementación de diseños multienlace ADC sincronizados con Arria® núcleo IP RX de 10 JESD204B

AN 814: Arria® 10 Dos núcleos IP de JESD204B (dúplex) x8 carriles Diseño de referencia de sincronización de múltiples dispositivos

No sincronizado

AN804: Implementación de diseños multienlace ADC no sincronizados con núcleo IP Stratix® de 10 JESD204B RX

AN803: Implementación de diseños multienlace ADC no sincronizados con núcleo IP Arria® de 10 JESD204B RX

Ver todos Mostrar menos

3. Diseño de la placa y administración de energía

Tema	Agilex™ 7	Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10	Max® 10
Directrices para la conexión de pines	Directrices de conexión de pines de la familia de dispositivos Agilex™ 7	Directrices para la conexión de pines de FPGAs y sistemas integrados en chip de Agilex™ 5	Stratix® directrices de conexión de pines de la familia de dispositivos GX, MX, TX y SX	Arria® directrices de conexión de pines de la familia de dispositivos GX, GT y SX	Directrices de conexión de pines de la familia de dispositivos Cyclone® 10 GX	MAX® directrices de conexión de pines de la familia de dispositivos de 10 FPGA
Hojas de cálculo de revisión de esquemas	Hoja de trabajo de revisión de esquemas del dispositivo Agilex™ 7	Hoja de trabajo de revisión de esquemas de dispositivos Agilex™ 5	Hoja de trabajo de revisión de esquemas de dispositivos Stratix® 10	Arria® hoja de trabajo de revisión de esquemas de GX, GT y SX	Hoja de trabajo de revisión de esquemas de Cyclone® 10 GX	MAX® 10 Hoja de trabajo de revisión de esquemas
Pautas de diseño de placa	Directrices de diseño de integridad de señal de la familia de dispositivos Agilex™ 7 de interfaz serial de alta velocidad AN 114: Directrices de diseño de placas para paquetes de dispositivos programables AN 886: directrices de diseño de dispositivos Agilex™ 7 Soluciones de pautas de diseño de placa	Directrices para el diseño de dispositivos Agilex™ 5 FPGAs y SoCs AN 114: Directrices de diseño de placas para paquetes de dispositivos programables	AN 766: Stratix® 10 dispositivos, guía de diseño de diseño de interfaz de señal de alta velocidad AN 613: Consideraciones de diseño de apilamiento de PCB para FPGAs Soluciones de pautas de diseño de placa	AN 613: Consideraciones de diseño de apilamiento de PCB para FPGAs AN 114: Directrices de diseño de placas para paquetes de dispositivos programables Soluciones de pautas de diseño de placa	AN 613: Consideraciones de diseño de apilamiento de PCB para FPGAs AN 114: Directrices de diseño de placas para paquetes de dispositivos programables Soluciones de pautas de diseño de placa	AN 613: Consideraciones de diseño de apilamiento de PCB para FPGAs AN 114: Directrices de diseño de placas para paquetes de dispositivos programables Soluciones de pautas de diseño de placa
Gestión de energía	Guía del usuario de administración de energía de Agilex™ 7 AN 910: directrices de diseño de la red de distribución de energía Agilex™ 7	Guía del usuario de administración de energía de FPGAs y sistemas integrados en chip Agilex™ 5		AN 750: Uso de la herramienta PDN FPGA para optimizar su diseño de red de suministro de energía Guía del usuario de la herramienta Power Deliver Network (PDN) específica del dispositivo 2.0 Estimador de energía inicial (EPE) y analizador de energía	AN 750: Uso de la herramienta PDN FPGA para optimizar su diseño de red de suministro de energía Guía del usuario de la herramienta Power Deliver Network (PDN) específica del dispositivo 2.0 Estimador de energía inicial (EPE) y analizador de energía	AN 750: Uso de la herramienta PDN FPGA para optimizar su diseño de red de suministro de energía Guía del usuario de la herramienta Power Deliver Network (PDN) específica del dispositivo 2.0 Estimador de energía inicial (EPE) y analizador de energía
Administración de energía térmica	AN 944: modelado térmico para Agilex™ 7 FPGAs		AN 787: Stratix® 10 Modelado y administración térmica
Secuenciación de energía	AN 692: Consideraciones de secuenciación de energía	AN 692: Consideraciones de secuenciación de energía	AN 692: Consideraciones de secuenciación de energía	AN 692: Consideraciones de secuenciación de energía	AN 692: Consideraciones de secuenciación de energía

Ver todos Mostrar menos

4. Interoperabilidad y pruebas de estándares

Tema	Agilex™ 7 JESD204C	Stratix® 10 JESD204B	Stratix® 10 JESD204C	Arria® 10 JESD204B
Informes de pago de interoperabilidad	AN 976: Dispositivos Agilex™ 7 F-Tile JESD204C FPGA IP y ADI AD9081 DAC MxFE* AN 960: JESD204C de dispositivos Agilex®™ 7 E-Tile FPGA IP y ADI AD9081 MxFE* ADC AN 876: Los dispositivos Agilex™ F-Tile JESD204C FPGA IP y ADI AD9081 MxFE* ADC	UN 905: Stratix® 10 dispositivos JESD204B FPGA IP y ADI AD9213 AN 915: Stratix® 10 dispositivos E-Tile JESD204B FPGA IP y ADI AD9208 AN 890: Stratix® 10 dispositivos L-Tile JESD204B FPGA IP y ADI AD9174 AN 833: Stratix 10® GX 16-Lane RX JESD204B-ADC12DJ3200	AN 949: Stratix® 10 dispositivos E-Tile JESD204C FPGA IP y ADI AD9081 MxFE* DAC AN 927: AN 916: Stratix® 10 dispositivos E-Tile JESD204C FPGA IP y ADI AD9081/AD9082 MxFE* AN 909: Stratix® 10 dispositivos JESD204C FPGA IP y TI ADC12DJ5200RF
Informes de cajas de hardware		AN 832: Stratix® 10 dispositivos JESD204B IP Core y ADI AD9208 AN 823: Stratix® 10 dispositivos L-Tile JESD204B IP Core y ADI AD9625		AN 810: FPGA JESD204B IP Core y ADI AD9208 AN 792: FPGA JESD204B IP Core y ADI AD9371 AN 785: FPGA JESD204B IP Core y ADI AD9162 AN 779: FPGA JESD204B IP Core y ADI AD9691 AN 753: FPGA JESD204B IP Core y ADI AD6676 AN 749: FPGA JESD204B IP Core y ADI AD9144 AN 712: función FPGA JESD204B MegaCore y ADI AD9625 AN 710: función FPGA JESD204B MegaCore y ADI AD9680

Tema

Agilex™ 7

JESD204C

Stratix® 10

JESD204B

Stratix® 10

JESD204C

Arria® 10

JESD204B

Informes de pago de interoperabilidad

AN 976: Dispositivos Agilex™ 7 F-Tile JESD204C FPGA IP y ADI AD9081 DAC MxFE*

AN 960: JESD204C de dispositivos Agilex®™ 7 E-Tile FPGA IP y ADI AD9081 MxFE* ADC

AN 876: Los dispositivos Agilex™ F-Tile JESD204C FPGA IP y ADI AD9081 MxFE* ADC

UN 905: Stratix® 10 dispositivos JESD204B FPGA IP y ADI AD9213

AN 915: Stratix® 10 dispositivos E-Tile JESD204B FPGA IP y ADI AD9208

AN 890: Stratix® 10 dispositivos L-Tile JESD204B FPGA IP y ADI AD9174

AN 833: Stratix 10® GX 16-Lane RX JESD204B-ADC12DJ3200

AN 949: Stratix® 10 dispositivos E-Tile JESD204C FPGA IP y ADI AD9081 MxFE* DAC

AN 927: AN 916: Stratix® 10 dispositivos E-Tile JESD204C FPGA IP y ADI AD9081/AD9082 MxFE*

AN 909: Stratix® 10 dispositivos JESD204C FPGA IP y TI ADC12DJ5200RF

Informes de cajas de hardware

AN 832: Stratix® 10 dispositivos JESD204B IP Core y ADI AD9208

AN 823: Stratix® 10 dispositivos L-Tile JESD204B IP Core y ADI AD9625

AN 810: FPGA JESD204B IP Core y ADI AD9208

AN 792: FPGA JESD204B IP Core y ADI AD9371

AN 785: FPGA JESD204B IP Core y ADI AD9162

AN 779: FPGA JESD204B IP Core y ADI AD9691

AN 753: FPGA JESD204B IP Core y ADI AD6676

AN 749: FPGA JESD204B IP Core y ADI AD9144

AN 712: función FPGA JESD204B MegaCore y ADI AD9625

AN 710: función FPGA JESD204B MegaCore y ADI AD9680

Ver todos Mostrar menos

5. Guías de usuario de ejemplos de PI y diseño

Cuadro 3: Recursos consolidados de JESD204B y JESD204C

Tema	Agilex™ 7 JESD204B	Agilex™ 7 JESD204C	Agilex™ 5 JESD204C	Stratix® 10 JESD204B	Stratix® 10 JESD204C	Cyclone® 10 JESD204B	Arria® 10 JESD204B	Stratix® V JESD204B	Arria® V JESD204B	Cyclone® V JESD204B
Guía del usuario de PI	JESD204B FPGA IP F-Tile JESD204B FPGA IP	JESD204C FPGA IP F-Tile JESD204C FPGA IP	GTS JESD204C FPGA IP	JESD204B FPGA IP	JESD204C FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP
Guía del usuario de ejemplos de diseño	JESD204B Agilex™ FPGA IP F-Tile JESD204B FPGA IP	JESD204C Agilex™ FPGA IP F-Tile JESD204C FPGA IP	GTS JESD204C FPGA IP	JESD204B Stratix® 10 FPGA IP Stratix 10® GX 16-Lane RX JESD204B-ADC12DJ3200	JESD204C Stratix® 10 FPGA IP	JESD204B Cyclone® 10 GX FPGA IP	JESD204B Arria® 10 FPGA IP JESD204B FPGA IP Quartus® Prime Standard Edition	JESD204B FPGA IP Quartus® Prime Standard Edition	JESD204B FPGA IP Quartus® Prime Standard Edition	JESD204B FPGA IP Quartus® Prime Standard Edition

Tema

Agilex™ 7

JESD204B

Agilex™ 7

JESD204C

Agilex™ 5

JESD204C

Stratix® 10

JESD204B

Stratix® 10

JESD204C

Cyclone® 10

JESD204B

Arria® 10

JESD204B

Stratix® V

JESD204B

Arria® V

JESD204B

Cyclone® V

JESD204B

Guía del usuario de PI

JESD204B FPGA IP

F-Tile JESD204B FPGA IP

JESD204C FPGA IP

F-Tile JESD204C FPGA IP

GTS JESD204C FPGA IP

JESD204B FPGA IP

JESD204C FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

Guía del usuario de ejemplos de diseño

JESD204B Agilex™ FPGA IP

F-Tile JESD204B FPGA IP

JESD204C Agilex™ FPGA IP

F-Tile JESD204C FPGA IP

GTS JESD204C FPGA IP

JESD204B Stratix® 10 FPGA IP

Stratix 10® GX 16-Lane RX JESD204B-ADC12DJ3200

JESD204C Stratix® 10 FPGA IP

JESD204B Cyclone® 10 GX FPGA IP

JESD204B Arria® 10 FPGA IP

JESD204B FPGA IP Quartus® Prime Standard Edition

JESD204B FPGA IP Quartus® Prime Standard Edition

JESD204B FPGA IP Quartus® Prime Standard Edition

JESD204B FPGA IP Quartus® Prime Standard Edition

Ver todos Mostrar menos

6. Cursos y videos de capacitación

FPGA Capacitación técnica

Videos de capacitación adicionales

Título del video	Descripción
Descripción general de JESD204B MegaCore IP	Este curso en línea ofrece una visión general de la JESD204B FPGA núcleo de PI. Para comprender mejor todos los términos y conceptos utilizados en el curso, comenzaremos con un análisis de las partes pertinentes de la especificación de la interfaz de JESD204B, y luego con una presentación de algunas de las características importantes del núcleo JESD204B FPGA de PI. Finalmente, se utiliza un flujo de datos del sistema para describir los detalles funcionales del núcleo.

Título del video

Descripción

Descripción general de JESD204B MegaCore IP

Este curso en línea ofrece una visión general de la JESD204B FPGA núcleo de PI. Para comprender mejor todos los términos y conceptos utilizados en el curso, comenzaremos con un análisis de las partes pertinentes de la especificación de la interfaz de JESD204B, y luego con una presentación de algunas de las características importantes del núcleo JESD204B FPGA de PI. Finalmente, se utiliza un flujo de datos del sistema para describir los detalles funcionales del núcleo.

Ver todos Mostrar menos

FPGA Videos rápidos

Videos rápidos adicionales

Título del video	Descripción
Video de demostración de Agilex™ 7 FPGA F-Tile JESD204C	Los estándares JESD204B/C han sido compatibles con varias generaciones de FPGAs. Vea esta demostración sobre cómo funciona la JESD204C en una FPGA Agilex™ 7.
Interfaz Arria® 10 a ADI 9144 utilizando JESD204B IP	Obtenga más información sobre la interoperabilidad de JESD204B núcleo FPGA IP en el FPGA Arria® 10 con el convertidor AD9144 de Analog Devices Inc. (ADI).
Cómo interoperar ADI AD9680 con FPGA núcleo IP de JESD204B en Stratix® V FPGA	Obtenga una guía paso a paso sobre cómo instalar el hardware, configurar el convertidor de analógico a digital y configurar la JESD204B FPGA núcleo de IP.
Cómo interoperar ADI AD9680 con FPGA JESD204B IP en Stratix® V	Obtenga una guía paso a paso sobre cómo instalar el hardware, configurar el convertidor de analógico a digital y configurar la JESD204B FPGA núcleo de IP.
Cómo interoperar DAC37J84 de TI con FPGA MegaCore JESD204B en Stratix® V FPGA	Conozca la interoperabilidad de JESD204B núcleo FPGA IP en la FPGA Stratix® V con el convertidor DAC37J84 de Texas Instruments.
Video de inicio rápido de JESD204B FPGA IP	Conozca JESD204B estándar y la solución JESD204B FPGA IP. Descubra cómo puede crear fácilmente un ejemplo de diseño que funcione en hardware.
Demostración de JESD204B FPGA IP	Conozca la interoperabilidad de JESD204B núcleo IP FPGA en la FPGA Arria® V con el convertidor DAC37J84 de Texas Instruments.

Ver todos Mostrar menos

7. Depuración

Herramientas

Descripción del título del documento
Problema no confirmado de la señal FTA JESD204B SYNCN	El objetivo de este ejemplo de depuración FTA es ayudar a solucionar e identificar el problema relacionado con Altera núcleo de JESD204B IP y resolverlo de manera eficaz.

Ver todos Mostrar menos

Guías del usuario

Tema	Agilex™ 7 JESD204B	Agilex™ 5 JESD204C	Stratix® 10 JESD204B	Arria® 10 JESD204B	Cyclone® 10 GX JESD204B	Stratix® V JESD204B	Arria® V JESD204B	Cyclone® V JESD204B
Descripción general de FPGA IP	Descripción general de JESD204B FPGA IP	Guía del usuario de FPGA IP de GTS JESD204C	Descripción general de JESD204B FPGA IP	Descripción general de JESD204B FPGA IP	Descripción general de JESD204B FPGA IP	Descripción general de JESD204B FPGA IP	Descripción general de JESD204B FPGA IP	Descripción general de JESD204B FPGA IP
Pautas de depuración de IP Core	Guía del usuario de JESD204B FPGA IP - Capítulo 6: Núcleo JESD204B IP	Diseño con GTS JESD204C	Guía del usuario de JESD204B FPGA IP - Capítulo 6: Núcleo JESD204B IP	Guía del usuario de JESD204B FPGA IP - Capítulo 6: Núcleo JESD204B IP	Guía del usuario de JESD204B FPGA IP - Capítulo 6: Núcleo JESD204B IP	Guía del usuario de JESD204B FPGA IP - Capítulo 6: Núcleo JESD204B IP	Guía del usuario de JESD204B FPGA IP - Capítulo 6: Núcleo JESD204B IP	Guía del usuario de JESD204B FPGA IP - Capítulo 6: Núcleo JESD204B IP
Guía rápida de ajuste de enlace de alta velocidad del transceptor				AN 871: Sintonización del enlace de alta velocidad del transceptor	AN 871: Sintonización del enlace de alta velocidad del transceptor
Inspector de enlaces Ethernet			Guía del usuario de Ethernet Link Inspector

Ver todos Mostrar menos

Notas de la versión de Intellectual Property (IP) Core

Tema	Agilex™ 7 JESD204B	Agilex™ 7 JESD204C	Agilex™ 5 JESD204C	Stratix® 10 JESD204B	Arria® 10 JESD204B	Cyclone® 10 GX JESD204B	Stratix® V JESD204B	Arria® V JESD204B	Cyclone® V JESD204B
FPGA IP	JESD204B FPGA núcleo IP			JESD204B FPGA núcleo IP	JESD204B FPGA núcleo IP	JESD204B FPGA núcleo IP	JESD204B FPGA núcleo IP	JESD204B FPGA núcleo IP	JESD204B FPGA núcleo IP
E-Tile	JESD204B FPGA IP	PI JESD204C FPGA E-Tile
F-Tile	JESD204B FPGA IP	JESD204C FPGA IP
GTS			GTS JESD204C FPGA IP

Ver todos Mostrar menos

Recursos adicionales

Tema	Agilex™ 7	Agilex™ 5	Stratix® 10	Cyclone® 10	Cyclone® 10 GX	Arria® 10
PHY del transceptor E-Tile	PHY del transceptor E-Tile		PHY del transceptor E-Tile
Arquitectura F-Tile	Arquitectura F-tile e IP PHY directo de PMA y FEC
PHY del transceptor L-Tile y H-Tile			PHY del transceptor L-Tile y H-Tile
PHY Lite para interfaces paralelas	PHY Lite para interfaces paralelas FPGA IP	PHY Lite para interfaces paralelas FPGA IP	PHY Lite para interfaces paralelas FPGA IP		PHY Lite para interfaces paralelas FPGA IP	PHY Lite para interfaces paralelas FPGA IP
Transceptor PHY				PHY del transceptor Cyclone® 10 GX		PHY del transceptor Arria® 10

Ver todos Mostrar menos

Para obtener más información, busque los siguientes recursos: Documentación, Cursos de entrenamiento, Videos, Ejemplos de diseño y Base de conocimiento.

El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.

Seleccione el idioma

Uso de la búsqueda de Intel.com

Enlaces rápidos

Búsquedas recientes

Búsqueda avanzada

Solo buscar en

Centro de asistencia de JESD204B y JESD204C IP Core

Empezar

1. Selección de dispositivo e IP

Tabla 1 - Desempeño del núcleo JESD204B FPGA IP

Tabla 2 - Desempeño de JESD204C FPGA IP Core

2. Flujo de diseño e integración de IP

3. Diseño de la placa y administración de energía

4. Interoperabilidad y pruebas de estándares

5. Guías de usuario de ejemplos de PI y diseño

Cuadro 3: Recursos consolidados de JESD204B y JESD204C

6. Cursos y videos de capacitación

FPGA Capacitación técnica

FPGA Videos rápidos

7. Depuración

Herramientas

Guías del usuario

Notas de la versión de Intellectual Property (IP) Core

Recursos adicionales