Centro para desarrolladores MAX® 10 FPGA

El Centro de desarrolladores de FPGA está organizado en etapas estándar de la industria, lo que le proporciona diversos recursos para completar su diseño Intel® FPGA. Cada paso del diseño se detalla en las subsecciones expandibles con enlaces que le permiten seleccionar y moverse entre las diversas series de dispositivos de la Generación 10.

Centro de diseño de Agilex™ 7 Centro para desarrolladores Stratix® 10 Centro de desarrolladores Arria® 10 Centro de desarrolladores Cyclone® 10 Centro para desarrolladores MAX® 10

1. Información del dispositivo

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Hoja de datos del dispositivo Intel® MAX® 10 FPGA

Guía del usuario de Intel MAX 10 Clocking y PLL

Guía del usuario de convertidores de analógico a digital Intel MAX 10

Descripción general del dispositivo Intel MAX 10 FPGA

Intel MAX 10 Guía del usuario de E/S de propósito general

Guía de usuario de Intel MAX 10 E/S LVDS de alta velocidad

Guía del usuario para la configuración de Intel MAX 10 FPGA

Guía del usuario de administración de energía Intel MAX 10

Guía del usuario de memoria integrada Intel MAX 10

Arquitectura de dispositivos FPGA Intel MAX 10

Guía del usuario de memoria flash para Intel MAX 10

Intel MAX 10 FPGA Directrices de diseño de integridad de señal

Directrices de conexión de pines de la familia de dispositivos Intel MAX 10 FPGA

Intel MAX 10 Pautas de diseño de FPGA

Guía del usuario de Intel FPGA Parallel Flash Loader IP Core

Guía del usuario de Intel® FPGAs Remote Update IP Core

AN 286: Implementación de controladores LED en la serie Intel FPGAs MAX

AN 773: diseño de referencia Drive-On-Chip para Intel MAX 10 dispositivos

AN 100: Pautas de programabilidad en el sistema

AN 265: Uso de la serie Intel FPGAs MAX como expansores de E/S de microcontroladores

AN 294: Matrices de conmutadores de punto de cruce en la serie Intel FPGAs MAX

AN 425: Uso de la solución Jam STAPL de línea de comandos para la programación de dispositivos

AN 447: interfaz Intel FPGA dispositivos con sistemas de E/S LVTTL/LVCMOS de 3,3/3,0/2,5 V

AN 486: SPI a I2C con la serie Intel FPGAs MAX

AN 488: Controlador de motor paso a paso que utiliza la serie Intel FPGAs MAX

AN 490: Intel serie FPGAs MAX como cambiadores de nivel de voltaje

AN 491: Inicio automático de la secuencia de alimentación con la serie Intel FPGAs MAX

AN 492: interfaz CF+ con la serie Intel FPGAs MAX

AN 493: interfaz de indicador de batería I2C con la serie Intel FPGAs MAX

AN 494: Expansión del pin GPIO mediante la interfaz de bus I2C en la serie Intel FPGAs MAX

AN 495: Controlador IDE/ATA con la serie Intel FPGAs MAX

AN 496: Uso del núcleo IP del oscilador interno

AN 498: LED parpadea mediante la secuenciación de energía en la serie Intel FPGAs MAX

AN 500: interfaz de memoria flash NAND con la serie Intel FPGAs MAX

AN 501: modulación de ancho de pulso con la serie Intel FPGAs MAX

AN 502: implementación del controlador SMBus en la serie Intel FPGAs MAX

AN 509: Multiplexación de dispositivos SDIO mediante la serie Intel FPGAs MAX

AN 522: Implementación de la interfaz LVDS de bus en familias de dispositivos compatibles Intel FPGA

AN 630: ISP en tiempo real y abrazadera ISP para Intel serie FPGAs MAX

AN 631: Reemplazo de las EEPROM seriales con memoria flash de usuario en la serie Intel FPGAs MAX

AN 741: actualización remota del sistema para Intel MAX 10 dispositivos FPGA a través de UART con el procesador Nios® II

AN 752: Directrices para el manejo de Intel FPGAs Wafer Level Chip Scale Package (WLCSP)

AN 370: Uso del cargador flash en serie Intel FPGA con el software Intel® Quartus® Prime
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Ejemplos de diseño

Intel MAX 10 ejemplos de diseño FPGA en la tienda de diseño
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Capacitación y videos

Integración de un convertidor de analógico a digital en Intel MAX 10 dispositivos

Introducción a la conversión de analógico a digital en Intel MAX 10 dispositivos

Introducción a la actualización remota del sistema en dispositivos Intel MAX 10

Actualización remota del sistema en Intel® MAX® 10 dispositivos

Uso del kit de herramientas ADC en Intel MAX 10 dispositivos

Uso de la memoria flash de usuario Intel MAX 10 con el procesador Nios II

Uso de la memoria flash de usuario Intel MAX 10

Intel MAX 10 FPGA Videos
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Kits de desarrollo

Guía del usuario del kit de desarrollo Intel MAX 10 FPGA

Guía del usuario del kit de evaluación 10 FPGA 10M50 de Intel MAX

Guía del usuario del kit de evaluación Intel MAX 10 FPGA (10M08S, 144-EQFP)
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Intel FPGA Wiki

Ejemplo de operación de lectura de IP flash en chip Intel MAX 10
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2. Protocolos de interfaz

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo
Interfaz de memoria externa

Guía del usuario de la interfaz de memoria externa Intel MAX 10

Centro de asistencia de PI de interfaces de memoria externa
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Guías de usuario/Notas de aplicación
Ethernet

Guía del usuario de Intel FPGA núcleo IP de Ethernet de triple velocidad
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Guías del usuario
DSP

Guía del usuario de LDPC IP Core

Guía del usuario de ALTERA_CORDIC IP Core

Guía del usuario de BCH IP Core

Guía del usuario de FFT IP Core

Guía del usuario de FIR II IP Core

Guía del usuario de Viterbi IP Core

Guía del usuario de Turbo IP Core

Guía del usuario de High-Speed Reed-Solomon IP Core

Guía del usuario de Reed-Solomon II IP Core

Guía del usuario de NCO IP Core

Guía del usuario de Random Number Generator IP Core
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Guías del usuario
Incrustado

Guía del usuario de IP de periféricos integrados
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Ejemplos de diseño

Versión

DDR3 SDRAM con consola del sistema de prueba de placa

16.0

Diseño Intel MAX 10 DDR3 con función de depuración

16.0
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Notas

Intel FPGA IP notas de la versión
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Capacitación y videos

Guía para el estimador de especificaciones de la nueva interfaz de memoria externa (EMIF)

Intel MAX 10 Directrices de diseño de la interfaz de memoria externa (EMIF)

Implementación y depuración de la interfaz de memoria externa Intel MAX 10 (Parte 1)

Implementación y depuración de la interfaz de memoria externa Intel MAX 10 (Parte 2)
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Intel FPGA Wiki

Ejemplo de diseño: Intel MAX 10 DDR3 300 MHz UniPHY de media velocidad x24
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3. Planificación del diseño

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo

Guía del usuario de Platform Designer

DSP Builder for Intel FPGAs

Intel MAX 10 Pautas de diseño de FPGA
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Ejemplos de diseño

Diseño de referencia de BluePrint, parte 1

Diseño de referencia BluePrint, parte 2
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Capacitación y videos

Diseño rápido y fácil del sistema de E/S con BluePrint

Presentamos BluePrint Platform Designer para diseños de interfaces de memoria externa Parte 1 de 2

Presentamos BluePrint Platform Designer para diseños de interfaces de memoria externa Parte 2 de 2

AERP: herramienta de planificación de pines y recursos de Intel FPGAs EMIF (interfaces de memoria externa)

Administre las E/S de los dispositivos con la herramienta Pin Planner del software Quartus® II
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4. Entrada de diseño

Documentación

El software Intel Quartus Prime Pro Edition ofrece un sintetizador maduro que le permite introducir sus diseños con la máxima flexibilidad. Si es nuevo en estos idiomas, puede usar ejemplos en línea o plantillas integradas para comenzar.

El software Intel Quartus Prime Pro Edition ofrece plantillas Verilog y VHDL de estructuras de uso frecuente. Para obtener más información sobre el uso de estas plantillas, consulte la sección "Uso de plantillas HDL proporcionadas" del Manual Intel Quartus Prime Pro.

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Documentación técnica

Manual Intel Quartus Prime Standard Edition Volumen 1 Diseño y síntesis

Libro de cocina de síntesis avanzada

Aplicación de los beneficios de la red en una arquitectura de chip a FPGA diseño del sistema
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Ejemplos de diseño

Ejemplos de diseño de Platform Designer

Ejemplo de diseño de tutorial de Platform Designer Pro para Intel® Arria® 10 FPGA

Ejemplo de diseño de tutorial de Platform Designer para Intel Arria 10 FPGA

Ejemplo de diseño de tutorial de Platform Designer

Ejemplos de VHDL

Ejemplos de Verilog

Ejemplos de diseño de Quartus
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Capacitación y videos

Uso del software Quartus Prime: Una introducción

Introducción a Verilog HDL

Fundamentos de HDL de Verilog

Técnicas avanzadas de diseño de Verilog HDL

SystemVerilog con el software Quartus II

Aspectos básicos de VHDL

Introducción a Platform Designer

Diseñador de plataformas en el software Intel Quartus Prime Pro Edition

Creación de un diseño de sistema con Platform Designer: Introducción

Uso de la síntesis Spectra-Q en el software Quartus Prime
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Descargas de software

Centro de descargas para todas las versiones del software Intel Quartus Prime
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5. Simulación y verificación

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Guía del usuario de Intel® Quartus® Prime Standard Edition: simulación de terceros

Inicio rápido de simulación para ModelSim-Intel FPGA Edition

Simulación del modelo a8237 con el software Visual IP

Guía del usuario de Avalon® Verification IP Suite

Intel FPGA Instalación y licencia de software

Simulación del modelo a8251 con el software Visual IP

Simulación del modelo a8259 con el software Visual IP

Simulación del modelo Reed-Solomon con el software Visual IP

Simulación del modelo de codificador/decodificador turbo con el software de PI visual

AN 811: Uso de BFM Avery para la simulación PCI Express Gen3x16 en Intel® Stratix® 10 dispositivos

AN 720: Simulación del bloque ASMI en su diseño

AN 351: Simulación de diseños de procesadores Nios II

AN 508: Directrices de diseño de ruido de conmutación simultánea (SSN) Cyclone III

AN 585: depuración de simulación mediante el banco de pruebas de Ethernet de triple velocidad

Simulación de dispositivos Intel FPGAs con modelos IBIS

Simulación de diseños de Intel FPGA
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Ejemplos de diseño

Ejemplo de diseño del paquete de propiedad intelectual de verificación Avalon
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Capacitación y videos

Diseño de sistema avanzado mediante Qsys: Verificación del sistema con System Console

Diseño avanzado de sistemas con Qsys: simulación de componentes y sistemas

Suite de verificación Avalon

Generar un banco de pruebas con la herramienta de simulación Intel FPGAs-ModelSim

Cómo configurar simulaciones RTL en Quartus, Qsys y simuladores de terceros

Simulación de Ping Pong PHY DDR3
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Intel FPGA Wiki

Simulación de diseños con sistemas Qsys de nivel inferior

Guía de simulación EMIF Intel Arria 10

Directrices para la simulación de DDR4

Ejemplo de banco de pruebas de DMA de encadenamiento más simple
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Descargas de software

Intel FPGA herramientas de desarrollo

Intel Quartus Software
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6. Implementación y optimización

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo
Guías de usuario de software Intel® Quartus® Prime Pro y Standard
Intel® MAX® CPLD y FPGAs
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Capacitación y videos

El software Intel Quartus Prime: Básico (Capacitación virtual / dirigida por un instructor)

Software Quartus Prime: Básico (Edición estándar) (Entrenamiento en línea)
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7. Análisis de sincronización

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Descripción general del análisis de sincronización

Manual de referencia de scripting de Quartus II

Manual de referencia de SDC y TimeQuest API

Libro de cocina de Intel Quartus Prime Timing Analyzer

AN 366: Comprender el tiempo de salida de E/S para dispositivos Intel FPGAs

AN 471: Análisis PLL FPGA de alto desempeño con TimeQuest

AN 433: Restricción y análisis de interfaces sincrónicas de origen

AN 775: Pautas para la generación de información de tiempo de E/S
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Ejemplos de diseño

Ejemplos de diseño del analizador de tiempo
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Capacitación y videos

Introducción al TimeQuest Timing Analyzer
Análisis de sincronización del software Intel® Quartus® Prime Pro – Parte 1: Analizador de tiempo
Análisis de sincronización del software Intel® Quartus® Prime Pro – Parte 2: Colecciones SDC
Análisis de sincronización del software Intel® Quartus® Prime Pro - Parte 3: Restricciones de reloj
Análisis de sincronización del software Intel® Quartus® Prime Pro – Parte 4: Interfaces de E/S
Análisis de sincronización del software Intel® Quartus® Prime Pro – Parte 5: Excepciones de sincronización
Análisis de tiempo: Conferencia
Análisis de tiempo: laboratorios prácticos
Intel® FPGA Cierre de tiempo: Conferencia
Cierre de sincronización de Intel® FPGA: laboratorio práctico
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Intel FPGA Wiki

Interfaces sincrónicas de origen entre Intel FPGAs

Análisis sincrónico de origen con TimeQuest

Restringir las interfaces de entrada de sincronización de origen alineadas con el perímetro en TimeQuest

Interfaces de entrada sincrónica de origen alineadas con el centro de restricciones en TimeQuest

DDR Timing con TimeQuest
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8. Depuración en chip

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Análisis y depuración de diseños con System Console

Guía del usuario de Intel® FPGAs Virtual JTAG (Intel® FPGAs_virtual_jtag) IP Core

Depuración de software adaptativo FPGA y análisis de desempeño

System Trace Macrocell ofrece los principales beneficios para la depuración del sistema SoC de alto desempeño

Guía del usuario de cable de descarga USB Intel FPGA

Intel FPGA Download Cable II Guía del usuario

Guía del usuario del cable de comunicaciones EthernetBlaster

Asistencia para BSDL

AN 827: herramienta unificada para generar archivos de programación

AN 323: Uso de analizadores lógicos integrados SignalTap II en sistemas SOPC Builder, archivos de diseño

AN 446: depuración de sistemas Nios II con el analizador lógico SignalTap II

AN 799: depuración de diseño de Quick Intel Arria 10 mediante Signal Probe y Rapid Recompile

AN 693: depuración remota de hardware a través de TCP/IP para Intel® FPGAs SoC

AN 541: Guía de depuración de hardware de SerialLite II

AN 543: Depurar Nios II software mediante el depurador Lauterbach

AN 585: depuración de simulación mediante el banco de pruebas de Ethernet de triple velocidad

AN 624: depuración con la consola del sistema a través de TCP/IP
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Capacitación y videos

Depuración de la integridad de la cadena JTAG

Depuración en chip de IP de interfaces de memoria en Intel Arria 10 dispositivos

Descripción general del hardware del sistema integrado en chip: administración del sistema, depuración y periféricos de uso general

Las herramientas de depuración del software Quartus

Herramienta de depuración de cadena JTAG

Flujo de depuración de fuentes y sondas Quartus en sistemas

Depuración de la consola U-Boot y FDT

Configuración y depuración de licencias flotantes de Quartus

Visores netlist de Quartus II: herramientas que ayudan a analizar y depurar tus diseños

Depuración del sensor de temperatura Intel Arria 10

Uso del procesador Soft Nios para depurar Intel Arria 10 interfaces de memoria externa

Cómo depurar Intel FPGAs problema de sincronización de enlace Ethernet de triple velocidad

Tomas rápidas de señal con SignalProbe en el software Intel FPGAs Quartus II

Descripción y utilización de USB Blaster y JTAG para configurar Intel FPGAs

Ejecución del cargador previo de sistema integrado en chip con el depurador ARM* DS-5*

Loopback del transceptor Intel FPGAs con fuentes y sondas en el sistema

Técnicas de depuración para sistemas sin software instalado basados en Qsys y Nios
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Intel FPGA Wiki

Aplicaciones de depuración

Kits y placas de desarrollo

Lista de verificación de depuración MegaCore de DisplayPort

Consola del sistema

Lista de verificación de depuración MAC Ethernet 10G de baja latencia

Lista de verificación de depuración de SDI II MegaCore

Lista de verificación de depuración de MAC Ethernet de 10 Gbps

GUI de depuración de Intel Arria 10 EMIF

Intel Arria 10 Depuración de múltiples EMIF
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Descargas de software
Intel Quartus Prime Software
Centro de asistencia para licencias de Intel® FPGA
Preguntas y respuestas sobre licencias

Información sobre controladores de cables y adaptadores
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