Centro para desarrolladores de Cyclone® 10 FPGA

El Centro de desarrolladores de FPGA está organizado en etapas estándar de la industria, lo que le proporciona diversos recursos para completar su diseño Intel® FPGA. Cada paso del diseño se detalla en las subsecciones expandibles con enlaces que le permiten seleccionar y moverse entre las diversas series de dispositivos de la Generación 10.

Centro de diseño de Agilex™ 7 Centro para desarrolladores Stratix® 10 Centro de desarrolladores Arria® 10 Centro de desarrolladores Cyclone® 10 Centro para desarrolladores MAX® 10

1. Información del dispositivo

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación
Intel® Cyclone® 10 GX

Intel® Cyclone® 10 GX Core Fabric y manual de E/S de propósito general

Guía de usuario de PHY del transceptor Intel Cyclone 10 GX

Hoja de datos del dispositivo Intel Cyclone 10 GX

Intel Cyclone 10 Pautas de diseño de dispositivos GX

Intel Cyclone 10 GX Erratas del dispositivo y pautas de diseño

Descripción general del dispositivo Intel Cyclone 10 GX

Guía del usuario de Altera® I/O Phase-Locked Loop (Altera IOPLL) IP Core

Directrices de conexión de pines de la familia de dispositivos Intel Cyclone 10 GX

Intel FPGA Guía del usuario de Advanced SEU Detection IP Core

Guía del usuario de Intel Cyclone 10 External Memory Interfaces IP

Guía de usuario de ejemplo de diseño IP de interfaces de memoria externa Intel Cyclone 10

Guía del usuario de Intel FPGA OCT IP Core

Guía del usuario de Intel FPGA GPIO IP Core

Guía del usuario de Intel FPGA LVDS SERDES IP Core

Guía del usuario de Intel FPGA Temperature Sensor IP Core

Guía del usuario de Intel FPGA Parallel Flash Loader IP Core

Guía del usuario de Intel FPGA ASMI Parallel II IP Core

Guía del usuario de Intel FPGA ASMI Parallel IP Core

Guía del usuario de Intel FPGA Remote Update IP Core

AN 496: Uso del núcleo IP del oscilador interno

AN 522: Implementación de la interfaz LVDS de bus en familias de dispositivos compatibles Intel FPGA

AN 370: Uso del cargador flash en serie Intel FPGA con el software Intel Quartus® Prime
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Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación
Intel® Cyclone® 10 LP

Intel® Cyclone® 10 LP Core Fabric y manual de E/S de propósito general

Hoja de datos del dispositivo Intel Cyclone 10 LP

Intel Cyclone 10 Pautas de diseño de dispositivos LP

Descripción general del dispositivo Intel Cyclone 10 LP

Directrices de conexión de pines de la familia de dispositivos Intel Cyclone 10 LP

Guía de usuario de núcleos de IP de transmisor / receptor LVDS SERDES

Guía del usuario de Intel FPGA Parallel Flash Loader IP Core

Guía del usuario de Altera® ASMI Parallel II IP Core

Guía del usuario de Altera ASMI Parallel IP Core

Guía del usuario de Altera Remote Update IP Core

AN 447: interfaz Intel FPGA dispositivos con sistemas de E/S LVTTL/LVCMOS de 3,3/3,0/2,5 V

AN 496: Uso del núcleo IP del oscilador interno

AN 522: Implementación de la interfaz LVDS de bus en familias de dispositivos compatibles Intel FPGA

AN 731: Directrices de ruido de conmutación simultánea para dispositivos Intel Cyclone 10 LP, Cyclone IV y Cyclone III

AN 370: Uso del cargador flash en serie Intel FPGA con el software Intel Quartus® Prime
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Ejemplos de diseño
Intel® Cyclone® 10 GX

Intel® Cyclone® 10 ejemplos de diseño GX en Design Store
Intel® Cyclone® 10 LP

Intel Cyclone 10 ejemplos de diseño de LP en Design Store
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Capacitación y videos
Intel® Cyclone® 10 GX

Mitigación de SEU en dispositivos Intel® FPGA: etiquetado de jerarquía
Intel® Cyclone® 10 GX

Cómo programar Cyclone 10 LP con dos imágenes de configuración Parte 1
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Kits de desarrollo
Intel® Cyclone® 10 GX

Kit de desarrollo Intel® Cyclone® 10 GX
Intel® Cyclone® 10 GX

Kit de evaluación de bajo consumo Intel® Cyclone 10
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Intel FPGA Wiki
Intel® Cyclone® 10 GX

Reconfiguración de FPLL de Intel® Cyclone® 10 GX
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2. Protocolo de interfaz

Documentación

Guías del usuario
Interfaz de memoria externa

Guía del usuario de Intel® Cyclone® 10 External Memory Interfaces IP

Guía de usuario de ejemplo de diseño IP de interfaces de memoria externa Intel Cyclone 10

Guía de usuario de Intel FPGA PHYLite para interfaces paralelas IP Core
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Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación
Ethernet

Intel® FPGA Guía de usuario de núcleo IP de Ethernet de triple velocidad

Guía de usuario de MAC Ethernet 10G de baja latencia Intel FPGA

® Guía de usuario de PHY del transceptor Intel Cyclone 10 GX

Intel FPGA IP para Ethernet - Centro de asistencia

AN 585: depuración de simulación mediante el banco de pruebas de Ethernet de triple velocidad

AN 735: Directrices para la migración de núcleo IP MAC Ethernet 10G de baja latencia Altera®

AN 699: Uso del kit de herramientas de diseño Ethernet Altera
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Guías del usuario
PCI Express*

Guía de usuario de la interfaz Intel® Arria® 10 y Intel Cyclone® 10 Avalon®-ST para PCIe*

Guía de usuario de interfaz DMA Intel Arria 10 o Intel Cyclone 10 Avalon-MM para soluciones PCIe

Guía del usuario de la interfaz Avalon-MM Intel Arria 10 y Intel Cyclone 10 para PCIe

Guía del usuario de inicialización® de CvP y reconfiguración parcial de Intel Arria 10 sobre PCI Express*

Intel FPGA IP para PCI Express: Centro de asistencia
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Guías del usuario
Procesamiento digital de señales (DSP)

Guía del usuario de LDPC IP Core

Guía del usuario de Intel® FPGA CORDIC IP Core

Guía del usuario de BCH IP Core

Guía del usuario de FFT IP Core

Guía del usuario de FIR II IP Core

Guía del usuario de Viterbi IP Core

Guía del usuario de Turbo IP Core

Guía del usuario de núcleos IP de punto flotante

Guía del usuario de High-Speed Reed-Solomon IP Core

Guía del usuario de Reed-Solomon II IP Core

Guía del usuario de NCO IP Core

Guía del usuario de Random Number Generator IP Core
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Guías del usuario
Incrustado

Guía del usuario de IP de periféricos integrados
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Guías del usuario
Audio y video

Guía del usuario de Intel® FPGA SDI II IP Core
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Ejemplos de diseño
PCI Express*

Guía del usuario de ejemplos de diseño de IP duro Intel® Arria® 10 y Intel Cyclone® 10 Avalon®-ST para PCIe*

Guía de usuario de ejemplos de diseño de Intel Arria 10 y Intel Cyclone 10 Avalon -MM para el ejemplo de diseño PCIe
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Capacitación y videos
Interfaz de memoria externa

Guía para el estimador de especificaciones de la nueva interfaz de memoria externa (EMIF)

Pasos para generar Intel® FPGA Cyclone® diseño de ejemplo DDR3 10 GX

Kit de herramientas de depuración EMIF con Intel Cyclone 10

Comprobación automatizada de Intel® FPGA interfaces de memoria externa Directrices de diseño de placa

Creación de interfaces paralelas con Intel® FPGA PHYLite IP

Cómo realizar la colocación de pines de grupo para PHYLite IP

Cómo crear el bloque OCT para el búfer E/S de terminación calibrada en Altera PI PHYLIte
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Videos de inicio rápido
Otra IP serie

Video de inicio rápido de Intel® FPGA JESD204B IP
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Intel FPGA Wiki
Interfaz de memoria externa

Guía de la herramienta de herramienta de parámetros de sesgo de placa

Comprobaciones de diseño EMIF automatizadas
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3. Planificación del diseño

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Guía del usuario de introducción: Intel Quartus Prime Pro Edition

Guía del usuario de Platform Designer (Intel® Quartus® Prime Pro Edition)

DSP Builder for Intel® FPGAs

® Intel Cyclone 10 Pautas de diseño de dispositivos GX

Intel Cyclone 10 Pautas de diseño de dispositivos LP
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Ejemplos de diseño

Diseño de referencia de BluePrint, parte 1

Diseño de referencia BluePrint, parte 2
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Capacitación y videos

Diseño rápido y fácil del sistema de E/S con BluePrint

Presentamos BluePrint Platform Designer para diseños de interfaces de memoria externa Parte 1 de 2

Presentamos BluePrint Platform Designer para diseños de interfaces de memoria externa Parte 2 de 2

Intel® FPGA herramienta de planificación de pines y recursos EMIF (AERP)

Administre E/S de dispositivos con la herramienta Pin Planner en el software Quartus® II
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Intel FPGA Wiki

Recursos de Intel® FPGA EMIF y herramienta de planificación de pines
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4. Entrada de diseño

Documentación

El software Intel® Quartus® Prime Pro Edition ofrece un sintetizador maduro que le permite introducir sus diseños con la máxima flexibilidad. Si es nuevo en estos idiomas, puede usar ejemplos en línea o plantillas integradas para comenzar.

El software Intel Quartus Prime Pro Edition ofrece plantillas Verilog y VHDL de estructuras de uso frecuente. Para obtener más información sobre el uso de estas plantillas, consulte la sección "Uso de plantillas HDL proporcionadas" del Manual Intel Quartus Prime Pro.

El software de diseño Intel® Quartus® Prime también viene con Intel® High Level Synthesis Compiler que sintetiza una función C ++ en una implementación RTL optimizada para productos Intel® FPGA.

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Documentación técnica

Manual Intel Quartus Prime Standard Edition Volumen 1 Diseño y síntesis

Guía del usuario de recomendaciones de diseño: Intel Quartus Prime Pro Edition

Intel High Level Synthesis Compiler Guía introductoria

Intel High Level Synthesis Compiler Guía del usuario

Guía del usuario de Platform Designer: Intel Quartus Prime Pro Edition

Guía del usuario de scripting: Intel Quartus Prime Pro Edition

Libro de cocina de síntesis avanzada

Guía de prácticas recomendadas de Intel High Level Synthesis Compiler

Intel High Level Synthesis Compiler Manual de referencia

Intel High Level Synthesis Compiler notas de la versión

Aplicación de los beneficios de la red en una arquitectura de chip a FPGA diseño del sistema
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Ejemplos de diseño

Ejemplos de diseño de Platform Designer

Ejemplo de diseño de tutorial de Platform Designer Pro para Intel® Arria® 10 FPGA (.zip)

Ejemplo de diseño de tutorial de Platform Designer para Intel Arria 10 FPGA (.zip)

Ejemplo de diseño de tutorial de Platform Designer (.zip)

Ejemplos de VHDL

Ejemplos de Verilog

Ejemplos de diseño de Quartus®
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Capacitación y videos

Uso del software Quartus® Prime: Una introducción

Introducción a Verilog HDL

Fundamentos de HDL de Verilog

Técnicas avanzadas de diseño de Verilog HDL

SystemVerilog con el software Quartus II

Aspectos básicos de VHDL

Introducción a Platform Designer

Diseñador de plataformas en el software Intel® Quartus Prime Pro Edition

Creación de un diseño de sistema con Platform Designer: Introducción

Uso de la síntesis Spectra-Q en el software Quartus Prime
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Descargas de software

Centro de descargas para todas las versiones del software Intel® Quartus® Prime
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5. Simulación y verificación

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Guía del usuario de Intel® Quartus® Prime Standard Edition: simulación de terceros

Guía del usuario de Intel® Quartus® Prime Pro Edition: simulación de terceros

Inicio rápido de simulación para ModelSim*-Intel® FPGA Edition

Simulación del modelo a8237 con el software Visual IP

Guía del usuario de Avalon® Verification IP Suite

Intel FPGA Instalación y licencia de software

Simulación del modelo a8251 con el software Visual IP

Simulación del modelo a8259 con el software Visual IP

Simulación del modelo Reed-Solomon con el software Visual IP

Simulación del modelo de codificador/decodificador turbo con el software de PI visual

AN 811: Uso de BFM de Avery para la simulación PCI Express* Gen3x16 en Intel Stratix® 10 dispositivos

AN 720: Simulación del bloque ASMI en su diseño

AN 351: Simulación de diseños de procesadores Nios® II

AN 508: Directrices de diseño de ruido de conmutación simultánea (SSN) Cyclone® III

AN 585: depuración de simulación mediante el banco de pruebas de Ethernet de triple velocidad

Simulación de dispositivos Altera® con modelos IBIS

Simulación de diseños de Intel FPGA
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Ejemplos de diseño

Ejemplo de diseño del paquete de propiedad intelectual de verificación de Avalon®
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Capacitación y videos

Diseño de sistema avanzado mediante Qsys: Verificación del sistema con System Console

Diseño avanzado de sistemas con Qsys: simulación de componentes y sistemas

Demostración en línea de software de diseño

Suite de verificación Avalon®

Verificación de la IP de las interfaces de memoria en Arria® 10 dispositivos

Descripción general del software ModelSim* de Mentor Graphic

Generación de un banco de pruebas con la herramienta de simulación Altera-ModelSim

Simulación de núcleo DDR3 HPS de sistema integrado en chip

Cómo configurar simulaciones RTL en Quartus, Qsys y simuladores de terceros

Simulación de Ping Pong PHY DDR3
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Intel FPGA Wiki

Simulación de diseños con sistemas Qsys de nivel inferior

Guía de simulación Intel® Arria® 10 EMIF

Directrices para la simulación de DDR4

Ejemplo de banco de pruebas de DMA de encadenamiento más simple
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Descargas de software

Intel® FPGA herramientas de desarrollo

® Software Intel Quartus
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6. Implementación y optimización

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Manual Intel® Quartus® Prime Standard Edition Volumen 2 Implementación y optimización del diseño

Guía del usuario del compilador: Intel Quartus Prime Pro Edition

Guía del usuario para optimización de diseño: Intel Quartus Prime Pro Edition

Guía del usuario de síntesis de terceros: Intel Quartus Prime Pro Edition

Guía del usuario de limitaciones de diseño: Intel Quartus Prime Pro Edition

Guía del usuario del diseño basado en bloques: Intel Quartus Prime Pro Edition

Guía del usuario de reconfiguración parcial: Intel Quartus Prime Pro Edition

DSP Builder for Intel® FPGAs

® Intel Cyclone 10 Pautas de diseño de dispositivos GX

Intel Cyclone 10 Pautas de diseño de dispositivos LP
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Capacitación y videos

Reutilización de bloques de diseño en el software Intel® Quartus® Prime Pro

Compilación incremental basada en bloques en el software Intel Quartus Prime Pro: Partición de diseño

Compilación incremental basada en bloques en el software Intel Quartus Prime Pro: Introducción

Compilación incremental basada en bloques en el software Intel Quartus Prime Pro: cierre de tiempo y consejos
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7. Análisis de sincronización

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Descripción general del análisis de sincronización

Guía del usuario de Timing Analyzer: Intel Quartus Prime Pro Edition

Manual de referencia de scripting de Quartus II

Manual de referencia de SDC y TimeQuest API

Libro de cocina de Intel Quartus Prime Timing Analyzer

AN 366: Comprender el tiempo de salida de E/S para dispositivos Altera®

AN 471: Análisis PLL FPGA de alto desempeño con TimeQuest

AN 433: Restricción y análisis de interfaces sincrónicas de origen

AN 775: Pautas para la generación de información de tiempo de E/S
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Ejemplos de diseño

Ejemplos de diseño del analizador de tiempo
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Capacitación y videos

Introducción al TimeQuest Timing Analyzer
Análisis de sincronización del software Intel® Quartus® Prime Pro – Parte 1: Analizador de tiempo
Análisis de sincronización del software Intel® Quartus® Prime Pro – Parte 2: Colecciones SDC
Análisis de sincronización del software Intel® Quartus® Prime Pro - Parte 3: Restricciones de reloj
Análisis de sincronización del software Intel® Quartus® Prime Pro – Parte 4: Interfaces de E/S
Análisis de sincronización del software Intel® Quartus® Prime Pro – Parte 5: Excepciones de sincronización
Análisis de tiempo: Conferencia
Análisis de tiempo: laboratorios prácticos
Intel® FPGA Cierre de tiempo: Conferencia
Cierre de sincronización de Intel® FPGA: laboratorio práctico
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Intel FPGA Wiki

Interfaces sincrónicas de origen entre Intel® FPGAs

Análisis sincrónico de origen con TimeQuest

Restringir las interfaces de entrada de sincronización de origen alineadas con el perímetro en TimeQuest

Interfaces de entrada sincrónica de origen alineadas con el centro de restricciones en TimeQuest

Guía del usuario de TimeQuest

DDR Timing con TimeQuest
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8. Depuración en chip

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Guía del usuario del programador: Intel Quartus Prime Pro Edition

Guía del usuario de herramientas de depuración: Intel Quartus Prime Pro Edition

Análisis y depuración de diseños con System Console

Depuración de diseño mediante fuentes y sondas en el sistema

Guía del usuario de Intel® FPGA Virtual JTAG (Intel® FPGA_virtual_jtag) IP Core

Análisis y depuración de diseños con System Console

Depuración de software adaptativo FPGA y análisis de desempeño

System Trace Macrocell ofrece los principales beneficios para la depuración del sistema SoC de alto desempeño

Guía del usuario de cable de descarga ByteBlaster II

Guía del usuario de cable de descarga USB Intel FPGA

Intel FPGA Download Cable II Guía del usuario

Guía del usuario del cable de comunicaciones EthernetBlaster

Asistencia para BSDL

AN 827: herramienta unificada para generar archivos de programación

AN 323: Uso de analizadores lógicos integrados SignalTap II en sistemas SOPC Builder, archivos de diseño

AN 446: depuración de sistemas Nios® II con el analizador lógico SignalTap II

AN 799: depuración de diseño de Quick Intel® Arria® 10 mediante Signal Probe y Rapid Recompile

AN 693: depuración remota de hardware a través de TCP/IP para Altera SoC

AN 541: Guía de depuración de hardware de SerialLite II

AN 543: Depurar Nios II software mediante el depurador Lauterbach

AN 585: depuración de simulación mediante el banco de pruebas de Ethernet de triple velocidad

AN 624: depuración con la consola del sistema a través de TCP/IP
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Capacitación y videos

Depuración de la integridad de la cadena JTAG

Depuración en chip de IP de interfaces de memoria en Arria® 10 dispositivos

Descripción general del hardware del sistema integrado en chip: administración del sistema, depuración y periféricos de uso general

Intel® Quartus® herramientas de depuración de software

Herramienta de depuración de cadena JTAG

Flujo de depuración de fuentes y sondas Quartus en sistemas

Depuración de la consola U-Boot y FDT

Configuración y depuración de licencias flotantes de Quartus

Visores netlist de Quartus II: herramientas que ayudan a analizar y depurar tus diseños

Depuración del sensor de temperatura Intel® Arria 10

Uso del procesador Soft Nios® para depurar Arria 10 interfaces de memoria externa

Cómo depurar Altera® problema de sincronización de enlace Ethernet de triple velocidad

Tomas rápidas de señal con SignalProbe en el software Altera Quartus II

Descripción y utilización de USB Blaster y JTAG para configurar Intel FPGAs

Ejecución del cargador previo de sistema integrado en chip con el depurador ARM* DS-5*

Altera bucle invertido del transceptor con fuentes y sondas en el sistema

Técnicas de depuración para sistemas sin software instalado basados en Qsys y Nios
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Intel FPGA Wiki

Aplicaciones de depuración

Kits y placas de desarrollo

Lista de verificación de depuración MegaCore de DisplayPort

Consola del sistema

Lista de verificación de depuración MAC Ethernet 10G de baja latencia

Lista de verificación de depuración de SDI II MegaCore

Lista de verificación de depuración de MAC Ethernet de 10 Gbps

GUI de depuración de Intel® Arria® 10 EMIF

Intel® Arria 10 Depuración de múltiples EMIF
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Descargas de software

Software de programación Intel® FPGA

Software Intel® FPGA Jam™ STAPL

Información sobre controladores de cables y adaptadores

Software MAX+PLUS® II

Intel® FPGA software heredado

® Intel Quartus Programador independiente de Prime Software

Intel® FPGA Software para programadores independientes

Intel Quartus Prime Software
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