Centro para desarrolladores Stratix® 10 FPGA

El Centro de desarrolladores de FPGA está organizado en etapas estándar de la industria, lo que le proporciona diversos recursos para completar su diseño Intel® FPGA. Cada paso del diseño se detalla en las subsecciones expandibles con enlaces que le permiten seleccionar y moverse entre las diversas series de dispositivos de la Generación 10.

Centro de diseño de Agilex™ 7 Centro para desarrolladores Stratix® 10 Centro de desarrolladores Arria® 10 Centro de desarrolladores Cyclone® 10 Centro para desarrolladores MAX® 10

1. Información del dispositivo

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Descripción general del dispositivo Intel® Stratix® 10 GX/SX

Hoja de datos del dispositivo Intel® Stratix 10

Intel Stratix directrices de conexión de pines de la familia de dispositivos 10 GX, MX y SX

Guía del usuario de Intel Stratix 10 Clocking y PLL

Guía del usuario de configuración de Intel Stratix 10

Intel Stratix 10 Guía del usuario de E/S de propósito general

Guía de usuario de E/S LVDS de alta velocidad Intel Stratix 10

Guía del usuario de pruebas de exploración de límites de Intel Stratix 10 JTAG

Guía de usuario de Intel Stratix 10 Logic Array Blocks y módulos lógicos adaptativos

Guía del usuario de administración de energía Intel Stratix 10

Guía del usuario de mitigación de Intel Stratix 10 SEU

Guía del usuario de conversores de analógico a digital Intel Stratix 10

Intel Stratix 10 pautas de diseño de dispositivos

Guía del usuario de memoria integrada Intel Stratix 10

Guía de usuario de PHY del transceptor Intel Stratix 10 L y H-Tile

Guía de usuario de PHY del transceptor Intel Stratix 10 L y H-Tile

Descripción general del dispositivo Intel Stratix 10 MX (sistema en paquete DRAM)

Guía del usuario de Mailbox Client Intel Stratix 10 FPGA IP Core

AN 692: Consideraciones de secuenciación de energía para dispositivos Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 y Intel® Agilex™

AN 766: Intel® Stratix® 10 dispositivos, guía de diseño de diseño de interfaz de señal de alta velocidad

AN 778: uso del transceptor L-Tile/H-Tile Intel® Stratix® 10
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Capacitación y videos

Configuración para Intel® Stratix® 10 dispositivos

Aspectos básicos del transceptor Intel® Stratix 10
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Kits de desarrollo

Kit de desarrollo Intel® Stratix® 10 GX FPGA

Kit de desarrollo de integridad de señal Intel® Stratix 10 GX

Kit de desarrollo SoC Intel® Stratix 10 SX
Kit de desarrollo de integridad de señal Intel® Stratix® 10 TX
Kit de desarrollo FPGA de Intel® Stratix® 10 MX
Kit de desarrollo Intel® Stratix® 10 DX FPGA
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Intel FPGA Wiki

Guía de depuración de hardware EMIF de Intel® Arria® 10 y Intel® Stratix® 10
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2. Protocolo de interfaz

Documentación

Guías del usuario
Interfaces de memoria externa

Guía del usuario de PI de interfaces de memoria externa Intel® Stratix® 10

Guía del usuario de ejemplo de diseño IP de interfaces de memoria externa Intel Stratix 10

Guía del usuario de Intel Stratix 10 MX HBM2 IP

Guía de usuario de Intel FPGA PHYLite para interfaces paralelas IP Core
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Guías de usuario/Notas de aplicación
Guías de usuario de Ethernet

Intel® FPGA Guía de usuario de núcleo IP de Ethernet de triple velocidad

Guía de usuario de MAC Ethernet 10G de baja latencia Intel FPGA

® Guía de usuario del núcleo PI PHY Ethernet Multi-tasa 10 1G/2-5G/5G/10G Intel Stratix

Guía de usuario de Intel Stratix 10 10GBASE-KR PHY IP Core

® Guía de usuario del núcleo IP Ethernet de 40 Gbps de baja latencia de Intel® Stratix 10

Guía de usuario del núcleo IP Ethernet de 100 Gbps de baja latencia Intel Stratix 10

Guía de usuario de PHY del transceptor E-Tile Intel Stratix 10

Guía de usuario de Intel Stratix 10 H-Tile Hard IP para Ethernet IP Core

AN 735: Directrices para la migración de núcleo IP MAC Ethernet 10G de baja latencia Altera®

AN 808: directrices de migración del Intel® Arria® 10 a Intel® Stratix 10 para un subsistema Ethernet 10G

AN 830: Intel FPGA Ethernet de triple velocidad y diseño de referencia de chip PHY integrado
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Guías del usuario
PCI Express*

Guía de usuario de interfaz Intel® Stratix® 10 Avalon®-MM para soluciones PCIe*

Guía de usuario de Intel Stratix 10 Avalon-ST y virtualización de E/S de raíz única (SRIOV) para soluciones PCIe

Guía del usuario para la implementación de Intel Stratix 10 Configuración a través de protocolo (CvP)
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Notas de aplicación
Otra IP serie

AN 782: características del núcleo IP de Interlaken y diferencias de interfaz entre los dispositivos Stratix® 10, Arria® 10 y Stratix V

AN 804: Implementación del diseño multienlace ADC-Intel® Stratix 10 con núcleo IP JESD204B RX

AN 809: características del núcleo IP de SerialLite III y diferencias de interfaz entre Stratix 10, Arria 10 y Stratix V
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Guías del usuario
PHY del transceptor

Guía de usuario de PHY del transceptor Intel® Stratix® 10 L y H-Tile
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Guías del usuario
Procesamiento digital de señales (DSP)

Guía del usuario de LDPC IP Core

Guía del usuario de Intel FPGA_CORDIC IP Core

Guía del usuario de BCH IP Core

Guía del usuario de FFT IP Core

Guía del usuario de FIR II IP Core

Guía del usuario de Viterbi IP Core

Guía del usuario de Turbo IP Core

Guía del usuario de Fixed-Point IP Cores (ALTERA_FIXEDPOINT_FUNCTIONS)

Guía del usuario de High-Speed Reed-Solomon IP Core

Guía del usuario de NCO IP Core

Guía del usuario de Random Number Generator IP Core
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Guías del usuario
Incrustado

Guía del usuario de Intel® FPGA SDI II IP Core
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Guías del usuario
Audio y video

Guía del usuario de IP de periféricos integrados
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Guías de usuario de ejemplo de diseño
Ethernet

Guía de usuario de ejemplo de diseño de Ethernet 100G de baja latencia de Intel® Stratix® 10

Guía de usuario de ejemplo de diseño de MAC Ethernet 10G de baja latencia Intel FPGA para dispositivos Intel Stratix 10

Guía de usuario de ejemplo de diseño Ethernet 40G de baja latencia de Intel® Stratix 10

Guía de usuario de ejemplo de diseño de PI dura Intel Stratix 10 H-Tile para Ethernet
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Guías de usuario de ejemplo de diseño
PCI Express*

Guía de usuario de ejemplos de diseño de PI dura de Intel® Stratix® 10 Avalon® mm para PCIe*

Guía de usuario de PI dura Intel Stratix 10 Avalon-ST para ejemplos de diseño PCIe
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Guías de usuario de ejemplo de diseño
Otra IP serie

Guía del usuario de ejemplo de diseño Interlaken IP Core (2ª Generación)

Guía del usuario de ejemplo de diseño de Intel® FPGA JESD204B para dispositivos Intel Stratix® 10

Guía del usuario de ejemplo de diseño de núcleos de PI de JESD204B

Guía del usuario de ejemplo de diseño de núcleo IP de transmisión de SerialLite III para dispositivos Intel Stratix 10
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Capacitación y videos
Interfaz de memoria externa

Guía para el estimador de especificaciones de la nueva interfaz de memoria externa (EMIF)

Intel® Stratix® 10 Pautas de diseño de la interfaz de memoria externa

Directrices de la interfaz de memoria externa de Intel® Stratix 10

DDR4 Ping Pong PHY

Cómo implementar Package Rightew en el diseño de interfaces de memoria externa en Intel® Stratix 10 y Intel® Arria® 10

Guía de depuración de calibración EMIF de interfaz de memoria externa Intel Stratix 10

Comprobación automatizada de Altera® interfaces de memoria externa Directrices de diseño de placa

Cómo estimar la latencia de la ruta de entrada y salida de Intel® Arria 10/Intel® Stratix 10 PHYLite

Cómo configurar las restricciones de retardo de entrada y salida de Intel® Arria 10/Intel® Stratix 10 Altera PHYLITE

Introducción a la PI de interfaces de memoria en dispositivos Intel® Arria 10 e Intel® Stratix 10

Interfaces de memoria de alto ancho de banda (HBM2) en dispositivos Intel Stratix 10 MX: Introducción, Arquitectura

Interfaces de memoria de alto ancho de banda (HBM2) en dispositivos Intel Stratix 10 MX: características de HBMC

Interfaces de memoria de alto ancho de banda (HBM2) en dispositivos Intel Stratix 10 MX: implementación
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Videos de inicio rápido
Otra IP serie
Video de inicio rápido de Intel FPGA JESD204B IP
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Intel FPGA Wiki
Interfaz de memoria externa

Selector de dispositivos EMIF

Intel® Stratix® 10 HBM2

Guía de depuración de hardware de Intel® Arria® 10 e Intel® Stratix 10 EMIF

GUI de depuración de Intel® Stratix 10 EMIF

Guía de la herramienta de herramienta de parámetros de sesgo de placa

Comprobaciones de diseño EMIF automatizadas
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Diseños de referencia
PCI Express*

Diseño de referencia: Gen3x8 AVMM DMA - Stratix® 10
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3. Planificación del diseño

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Guía del usuario de introducción: Intel® Quartus® Prime Pro Edition

Guía del usuario de Platform Designer: Intel Quartus Prime Pro Edition

DSP Builder for Intel® FPGAs

® Intel Stratix 10 pautas de diseño de dispositivos

AN 821: Planificación de interfaz para Intel Stratix 10 FPGAs
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Ejemplos de diseño

Diseño de referencia de BluePrint, parte 1

Diseño de referencia BluePrint, parte 2
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Capacitación y videos

Diseño rápido y fácil del sistema de E/S con Interface Planner

Presentamos BluePrint Platform Designer para diseños de interfaces de memoria externa Parte 1 de 2

Presentamos BluePrint Platform Designer para diseños de interfaces de memoria externa Parte 2 de 2

AERP: herramienta de planificación de pines y recursos EMIF (interfaces de memoria externa) de Intel FPGA
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Intel FPGA Wiki

Recursos de Intel FPGA EMIF y herramienta de planificación de pines

Selector de dispositivos Intel® Stratix® 10 EMIF
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4. Entrada de diseño

Documentación

El software Intel® Quartus® Prime Pro Edition ofrece un sintetizador maduro que le permite introducir sus diseños con la máxima flexibilidad. Si es nuevo en estos idiomas, puede usar ejemplos en línea o plantillas integradas para comenzar.

Verilog

VHDL

El software Intel Quartus Prime Pro Edition ofrece plantillas Verilog y VHDL de estructuras de uso frecuente. Para obtener más información sobre el uso de estas plantillas, consulte la sección "Uso de plantillas HDL proporcionadas" del Manual Intel Quartus Prime Pro.

El software de diseño Intel® Quartus® Prime también viene con Intel® High Level Synthesis Compiler que sintetiza una función C ++ en una implementación RTL optimizada para productos Intel® FPGA.

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Documentación técnica

Guía del usuario de recomendaciones de diseño: Intel Quartus Prime Pro Edition

Intel High Level Synthesis Compiler Guía introductoria

Intel High Level Synthesis Compiler Guía del usuario

Guía del usuario de scripting: Intel Quartus Prime Pro Edition

Libro de cocina de síntesis avanzada

Guía de prácticas recomendadas de Intel High Level Synthesis Compiler

Intel High Level Synthesis Compiler Manual de referencia

Intel High Level Synthesis Compiler notas de la versión

Aplicación de los beneficios de la red en una arquitectura de chip a FPGA diseño del sistema
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Ejemplos de diseño

Ejemplos de diseño de Platform Designer

Ejemplo de diseño de tutorial de Platform Designer Pro para Intel® Arria® 10 FPGA (.zip)

Ejemplo de diseño de tutorial de Platform Designer para Intel Arria 10 FPGA (.zip)

Ejemplo de diseño de tutorial de Platform Designer (.zip)

Ejemplos de VHDL

Ejemplos de Verilog

Ejemplos de diseño de Quartus®
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Capacitación y videos

Uso del software Quartus® Prime: Una introducción

Introducción a Verilog HDL

Fundamentos de HDL de Verilog

Técnicas avanzadas de diseño de Verilog HDL

SystemVerilog con el software Quartus II

Aspectos básicos de VHDL

Introducción a Platform Designer

Diseñador de plataformas en el software Intel® Quartus Prime Pro Edition

Creación de un diseño de sistema con Platform Designer: Introducción

Uso de la síntesis Spectra-Q en el software Quartus Prime
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Descargas de software

Centro de descargas para todas las versiones del software Intel® Quartus® Prime
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5. Simulación y verificación

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Guía del usuario de Intel® Quartus® Prime Pro Edition: simulación de terceros

Inicio rápido de simulación para ModelSim*-Intel® FPGA Edition

Guía del usuario de Avalon® Verification IP Suite

Intel FPGA Instalación y licencia de software

Simulación del modelo a8251 con el software Visual IP

Simulación del modelo a8259 con el software Visual IP

Simulación del modelo Reed-Solomon con el software Visual IP

Simulación del modelo de codificador/decodificador turbo con el software de PI visual

AN 811: Uso de BFM de Avery para la simulación PCI Express* Gen3x16 en Intel Stratix® 10 dispositivos

AN 351: Simulación de diseños de procesadores Nios® II

AN 585: depuración de simulación mediante el banco de pruebas de Ethernet de triple velocidad

Simulación de dispositivos de Intel FPGA con modelos IBIS
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Ejemplos de diseño
Ejemplo de diseño del paquete de propiedad intelectual de verificación de Avalon®
Ejemplo de diseño de simulación/compilación de instancias triples SDI II Quad
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Capacitación y videos

Diseño de sistema avanzado mediante Qsys: Verificación del sistema con System Console

Diseño avanzado de sistemas con Qsys: simulación de componentes y sistemas

Suite de verificación Avalon®

Verificación de la IP de las interfaces de memoria en Arria® 10 dispositivos

Generación de un banco de pruebas con la herramienta de simulación Altera-ModelSim

Simulación de núcleo DDR3 HPS de sistema integrado en chip

Cómo configurar simulaciones RTL en Quartus, Qsys y simuladores de terceros

Simulación de Ping Pong PHY DDR3
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Intel FPGA Wiki

Simulación de diseños con sistemas Qsys de nivel inferior

Directrices para la simulación de DDR4

Ejemplo de banco de pruebas de DMA de encadenamiento más simple
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Descargas de software

® Software Intel Quartus
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6. Implementación y optimización

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Guía del usuario del compilador: Intel Quartus Prime Pro Edition

Guía del usuario para optimización de diseño: Intel Quartus Prime Pro Edition

Guía del usuario de síntesis de terceros: Intel Quartus Prime Pro Edition

Guía del usuario de limitaciones de diseño: Intel Quartus Prime Pro Edition

Guía del usuario del diseño basado en bloques: Intel Quartus Prime Pro Edition

Guía del usuario de reconfiguración parcial: Intel Quartus Prime Pro Edition

DSP Builder for Intel® FPGAs

® Intel Stratix 10 Manual de diseño de alto desempeño

Intel Stratix 10 Hoja de datos del dispositivo

Intel Stratix 10 pautas de diseño de dispositivos

AN 716: Hiperoptimización para diseños de Stratix 10

AN 715: Hipercanalización para Stratix 10 diseños
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Capacitación y videos

Introducción a Hyper-Retiming

Eliminación de las barreras para la hiperresincronización

Introducción a la compilación incremental

Compilación incremental basada en bloques en el software Intel® Quartus® Prime Pro: Introducción

Compilación incremental basada en bloques en el software Quartus Prime Pro: partición de diseño

Optimización avanzada con arquitectura Intel Stratix 10 FPGA Hyperflex™

Técnicas de hiperoptimización 1: Análisis y soluciones de bucle

Técnicas de hiperoptimización 2: Precomputación

Técnicas de hiperoptimización 3: Descomposición de Shannon

Introducción a la hiperoptimización

Intel Quartus Prime Software Flujo de diseño hiperconsciente

Introducción a Hyper-Pipelining

Optimización del desempeño con la arquitectura Hyperflex de Intel Stratix 10 FPGA

Diseño Intel® Stratix 10 Hyperflex: Análisis de cadenas críticas

El Taller de Optimización de Intel Hyperflex FPGA

Uso de Fast Forward Compile para la arquitectura Intel Hyperflex
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7. Análisis de sincronización

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Descripción general del análisis de sincronización

Guía del usuario de Timing Analyzer (Intel® Quartus® Prime Pro Edition)

Manual de referencia de scripting de Quartus II

Manual de referencia de SDC y TimeQuest API

Libro de cocina de Intel Quartus Prime Timing Analyzer

AN 366: Comprender el tiempo de salida de E/S para dispositivos Altera®

AN 471: Análisis PLL FPGA de alto desempeño con TimeQuest

AN 433: Restricción y análisis de interfaces sincrónicas de origen

AN 775: Pautas para la generación de información de tiempo de E/S
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Ejemplos de diseño

Ejemplos de diseño del analizador de tiempo
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Capacitación y videos

Introducción al TimeQuest Timing Analyzer
Análisis de sincronización del software Intel® Quartus® Prime Pro – Parte 1: Analizador de tiempo
Análisis de sincronización del software Intel® Quartus® Prime Pro – Parte 2: Colecciones SDC
Análisis de sincronización del software Intel® Quartus® Prime Pro - Parte 3: Restricciones de reloj
Análisis de sincronización del software Intel® Quartus® Prime Pro – Parte 4: Interfaces de E/S
Análisis de sincronización del software Intel® Quartus® Prime Pro – Parte 5: Excepciones de sincronización
Análisis de tiempo: Conferencia
Análisis de tiempo: laboratorios prácticos
Intel® FPGA Cierre de tiempo: Conferencia
Cierre de sincronización de Intel® FPGA: laboratorio práctico
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Intel FPGA Wiki

Interfaces sincrónicas de origen entre Intel FPGA FPGAs

Análisis sincrónico de origen con TimeQuest

Restringir las interfaces de entrada de sincronización de origen alineadas con el perímetro en TimeQuest

Interfaces de entrada sincrónica de origen alineadas con el centro de restricciones en TimeQuest

Guía del usuario de TimeQuest

DDR Timing con TimeQuest
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8. Depuración en chip

Documentación

Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de aplicación

Guía del usuario del programador: Intel Quartus Prime Pro Edition

Análisis y depuración de diseños con System Console

Depuración de diseño mediante fuentes y sondas en el sistema

Guía del usuario de herramientas de depuración: Intel Quartus Prime Pro Edition

Guía del usuario de Intel FPGA Virtual JTAG (Intel FPGA_virtual_jtag) IP Core

Análisis y depuración de diseños con System Console

Depuración de software adaptativo FPGA y análisis de desempeño

System Trace Macrocell ofrece los principales beneficios para la depuración del sistema SoC de alto desempeño

Guía del usuario de cable de descarga ByteBlaster II

Guía del usuario de cable de descarga USB Intel FPGA

Intel FPGA Download Cable II Guía del usuario

Guía del usuario del cable de comunicaciones EthernetBlaster

Asistencia para BSDL

AN 827: herramienta unificada para generar archivos de programación

AN 323: Uso de analizadores lógicos integrados SignalTap II en sistemas SOPC Builder, archivos de diseño

AN 446: depuración de sistemas Nios® II con el analizador lógico SignalTap II

AN 693: depuración remota de hardware a través de TCP/IP para Intel FPGA SoC

AN 541: Guía de depuración de hardware de SerialLite II

AN 543: Depurar Nios II software mediante el depurador Lauterbach

AN 585: depuración de simulación mediante el banco de pruebas de Ethernet de triple velocidad

AN 624: depuración con la consola del sistema a través de TCP/IP
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Ejemplos de diseño

Intel® Arria® 10 DDR3 x40 con kit de herramientas de depuración EMIF

Ejemplo de diseño de depuración con la consola del sistema a través de TCP/IP (SCCTCP)

Cómo depurar HPS SPI con SignalTap II

Diseño DDR3 Intel® MAX® 10 con función de depuración

Diseño Intel® MAX® 10 LPDDR2 con función de depuración

Depuración del estado de simulación de PCIe* para la interfaz PIPE

Depuración remota del sistema

Depuración de la consola del sistema
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Capacitación y videos

Depuración y comunicación con un FPGA mediante la megafunción JTAG virtual

Depuración de la integridad de la cadena JTAG

Depuración en chip de IP de interfaces de memoria en Arria® 10 dispositivos

Descripción general del hardware del sistema integrado en chip: administración del sistema, depuración y periféricos de uso general

Las herramientas de depuración del software Quartus®

Herramienta de depuración de cadena JTAG

Flujo de depuración de fuentes y sondas Quartus en sistemas

Depuración de la consola U-Boot y FDT

Configuración y depuración de licencias flotantes de Quartus

Visores netlist de Quartus II: herramientas que ayudan a analizar y depurar tus diseños

Depuración del sensor de temperatura Intel® Arria 10

Uso del procesador Soft Nios® para depurar Arria 10 interfaces de memoria externa

Cómo depurar Altera® problema de sincronización de enlace Ethernet de triple velocidad

Tomas rápidas de señal con SignalProbe en el software Altera Quartus II

Descripción y utilización de USB Blaster y JTAG para configurar Intel FPGAs

Ejecución del cargador previo de sistema integrado en chip con el depurador ARM* DS-5*

Altera bucle invertido del transceptor con fuentes y sondas en el sistema

Técnicas de depuración para sistemas sin software instalado basados en Qsys y Nios
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Intel FPGA Wiki

Aplicaciones de depuración

Cómo depurar HPS SPI con SignalTap II

Kits y placas de desarrollo

Lista de verificación de depuración MegaCore de DisplayPort

Consola del sistema

Lista de verificación de depuración MAC Ethernet 10G de baja latencia

Lista de verificación de depuración de SDI II MegaCore

Lista de verificación de depuración de MAC Ethernet de 10 Gbps

GUI de depuración de Intel® Arria® 10 EMIF

Intel® Arria 10 Depuración de múltiples EMIF
Ver todos Mostrar menos

Descargas de software

Software de programación Intel FPGA

Software Intel FPGA Jam™ STAPL

Información sobre controladores de cables y adaptadores

Software MAX+PLUS® II

Intel FPGA software heredado

® Intel Quartus Programador independiente de Prime Software

Intel FPGA Software de programador independiente

Intel Quartus Prime Software
Ver todos Mostrar menos

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