Conmutador escalable Intel® FPGA IP para PCI Express

El Intel® FPGA IP de conmutación escalable para PCI Express es un conmutador totalmente configurable que implementa un puerto upstream totalmente configurable y conectividad para hasta 64 puertos downstream.

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Conmutador escalable Intel® FPGA IP para PCI Express

Gráfico de FPGA IP

Funciones

Puerto de conmutación upstream/downstream

  • Configuraciones

• PCIe 3.0 x4/x8/x16

• PCIe 4.0 x4/x8/x16

• PCIe 5.0 x4/x8/x16

  • 1 PF para puerto upstream / 1 PF por puerto downstream
  • Puerto upstream único
  • Hasta 96 puntos finales integrados de downstream (E-EP)
  • Hasta 32 puntos finales discretos de downstream (D-EP)

Puerto de downstream de conmutación

  • Distribución de números de dispositivoS estáticos

• Compatible con Identificación de enrutación alternativa (ARI) para puertos discretos

  • Interrupciones de mensajes señalados (MSI)
  • Capacidad de Servicio de control de acceso (ACS)

• Solo capacidad (sin funcionalidad de control)

  • Compatibilidad con conexión en caliente

Punto final integrado

  • Hasta 96 dispositivos de punto final integrados (un punto final integrado detrás de cada puerto de downstream de conmutación)
  • Hasta un máximo de 96 PF en todos los puntos finales integrados
  • Hasta 2048 VFs en todos los endpoints integrados
  • Interrupciones de MSI/MSI-X
  • Configuración de PF elástico, que es la capacidad de actualizar el espacio de configuración en cualquier momento.
  • Capacidad de ACS

• Solo capacidad (sin funcionalidad de control)

  • Reinicio de nivel de función (FLR)
  • Informes de errores de avanzada (AER)
  • Virtualización de E/S de raíz única (SR-IOV)
  • ID de enrutamiento alternativo (ARI)
  • Capacidad de VirtIO

• Solo capacidad

• Sin funcionalidad de acceso a la configuración PCI de VirtIO

  • Servicio de traducción de dirección (ATS)
  • Sugerencias de procesamiento TLP (TPH)

Vigilancia

  • Compatibilidad con SoCs y FPGAs Agilex™ 7, y dispositivos basados en P-Tile: SoCs y FPGAs Stratix® 10 DX
  • Recuento de puertas optimizado
  • Interfaz de paquetes de usuario con encabezado, datos y prefijo independientes
  • La interfaz de paquetes de usuario proporciona una TLP en cualquier ciclo dado para todas las configuraciones
  • Hasta 512 solicitudes pendientes sin publicar (solo 16 núcleos)
  • Hasta 256 solicitudes pendientes sin publicar (de 4 y 8 núcleos)
  • Frecuencia máxima del reloj PLD dependiente del dispositivo (coreclkout_hip)

• 500 MHz para dispositivos Agilex™ 7, 400 MHz para dispositivos Stratix® 10 DX

Estado de IP

Vigilancia Se incluye en el software de diseño Intel® Quartus® Prime Código de pedido
Conmutador escalable Intel® FPGA IP para PCI Express No IP-PCIESCSWTCH
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