IP física GTS PCIe
Agilex™ 5 FPGAs y SoC FPGAs son diseños monolíticos con transceptores de alta velocidad (GTS) integrados y una IP de controlador PCIe reforzada que admite hasta configuraciones PCIe 4.0 x8 para modos de bypass de puerto raíz (RP), punto final (EP) y capa de transacción (TL).
La IP física de PCIe GTS para PCI Express* simplifica enormemente la integración del diseño para una amplia gama de aplicaciones
- Los bloques de IP reforzados reducen los recursos lógicos, lo que permite una mayor integración de la lógica del usuario
- Bloques de IP reforzada (pila de protocolos completa)
- Capa de transacciones/capa de enlace de datos/capa PHY (MAC) y PHY (PCS y PMA)
- SR-IOV (4 PFs, 256 VFs) permite varias aplicaciones en un solo servidor, lo cual reduce el costo total de propiedad (TCO)
- El cierre de sincronización más rápido disminuye los ciclos de diseño del tiempo de comercialización
- Un kit de herramientas de diseño (DTK) fácil de usar para pruebas de diagnóstico y depuración del diseño de PCIe
Vigilancia |
Se incluye en el software de diseño Quartus® Prime |
Códigos de pedido |
|---|---|---|
GTS AXI Streaming Intel FPGA IP para PCI Express |
Sí |
No se requiere código de pedido |
- Pila de protocolo completa que incluye la transacción, el enlace de datos y las capas físicas implementadas como IP física
- Compatibilidad con hasta 4.0 x8: (modos de omisión de puerto raíz (RP), punto final (EP) y capa de transacción (TL))
- Configuraciones de PCIe* 3.0/4.0 (x8/x4/x2/x1) con compatibilidad para configuraciones 1.0/2.0 a través de la asistencia para el entrenamiento descendente
- Reloj de referencia independiente con clocking de espectro de propagación independiente (SRIS)
- Reloj de referencia independiente sin clocking de espectro de propagación (SRNS)
- PERST independiente#
- Canal virtual único (VC)
- Registros de capacidad
- Tamaño de carga máxima (MPS) de 512 bytes
- Tamaño de solicitud de lectura máximo (MRRS) de 4096 bytes (4 KB)
- Compatibilidad con BAR de 32/64 bits (preobtenible y no preobtenible)
- Compatibilidad con la expansión ROM BAR
- Cantidad de etiquetas para el controlador x8: 32/64/128/256
- Tabla MSI-X (4096 de diámetro máximo)
- Operaciones atómicas (obtener/agregar/intercambiar/CAS)
- El modo TL Bypass permite la integración opcional de IP de switch PCIe de terceros
- Medición de tiempo de precisión (PTM)
- Compatibilidad con SR-IOV (4 PFs, 256 VFs)
- Reinicio de nivel de función (FLR)
- Compatibilidad de VirtIO con la virtualización basada en software
- Herramienta de análisis CDC SpyGlass
- AXI4-Stream para la ruta de datos de aplicaciones
- Fuente/disipador de AXI4-Stream
- AXI-Lite para la interfaz de respondedor de registro de control y estado
- Aceleración por hardware
- Inteligencia artificial (IA) / aprendizaje automático (ML)
- Redes
- Virtualización
- Informática y almacenamiento
- Sistemas integrados
Video de demostración de IP de PCI Express en acción de Agilex™ 5 FPGAs
Placas y Kits
Recursos adicionales
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