Single Event Upsets (SEU)

La compatibilidad con Single Event Upsets (SEU) proporciona recursos para dispositivos Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10, Cyclone® 10, MAX® 10, Stratix® V, Arria® V, Cyclone® V, Stratix® IV, Cyclone® IV y Arria® II.

Obtenga soporte adicional para la arquitectura del sistema Agilex™ 7 y la arquitectura del sistema Agilex™ 5, recorridos guiados paso a paso para los flujos de desarrollo estándar que muestran los recursos y la documentación críticos clave.

Para otros dispositivos, busque en las Colecciones de asistencia de dispositivos y productos.

Introducción

Los Single Event Upsets (SEU) son causados por rayos ionizantes en elementos de almacenamiento, como celdas de memoria de configuración, memoria de usuario y registros. En aplicaciones terrestres, las principales fuentes de radiación ionizante de preocupación son las partículas alfa emitidas por impurezas radiactivas en los materiales, los neutrones de alta energía producidos por la interacción de los rayos cósmicos con la atmósfera terrestre y los neutrones térmicos que en la mayoría de los casos son neutrones termalizados de alta energía, pero también pueden producirse en equipos artificiales. Los estudios realizados en los últimos 20 años han dado lugar a materiales de embalaje de alta pureza que minimizan los efectos SEU causados por la radiación de partículas alfa. Los neutrones atmosféricos inevitables siguen siendo la causa principal de los efectos SEU en la actualidad. Los errores suaves son aleatorios y ocurren de acuerdo con una probabilidad relacionada con los niveles de energía, el flujo y la susceptibilidad celular.

Altera ha estado estudiando los efectos de los SEU en sus dispositivos durante muchas generaciones de procesos y ha acumulado una amplia experiencia tanto en la reducción de las tasas de errores suaves a través del diseño físico optimizado para SEU y la tecnología de procesos, como en técnicas de mitigación de errores suaves. Altera introdujo la primera verificación automática de redundancia cíclica (CRC) de la industria y eliminó los requisitos adicionales de lógica y complejidad comunes a otras soluciones de verificación de errores. Todas las familias de dispositivos se prueban para determinar el comportamiento y el rendimiento de SEU utilizando instalaciones como Los Alamos Weapons Neutron Research (WNR) utilizando procedimientos de prueba estándar definidos por la especificación JESD-89 de JEDEC.

Las pruebas SEU de FPGAs en Los Alamos Centro de Ciencia de Neutrones (LANSCE) han revelado los siguientes resultados:

• No se han observado errores SEU en el circuito CRC duro y registros de E/S para todos los productos, excepto Stratix 10.
• Hay un tiempo medio entre interrupciones funcionales (MTBFI) de cientos de años, incluso para FPGAs muy grandes y de alta densidad.
  

Stratix® serie, Arria® serie GX y Cyclone® serie de familias de FPGA cuentan con circuitos duros dedicados incorporados para verificar continua y automáticamente la CRC sin costo adicional. Para los productos fabricados con tecnología de proceso de 28 nm y nodos de proceso posteriores, Altera ha implementado la corrección de bits de alteración de CRAM (depurado), además de una mejor detección y corrección de alteraciones de bits en CRAM. Puede configurar fácilmente el verificador CRC a través del software de diseño Quartus® Prime.

Para obtener más información sobre otras técnicas de mitigación y para obtener más detalles sobre las pruebas SEU de dispositivos FPGA, comuníquese con su distribuidor o representante de ventas de Altera local.

Documentación

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