VHDL: RAM síncrono de sincronización dual

Este ejemplo describe un diseño de RAM sincrónica de doble reloj de 64 bits x 8 bits con direcciones de lectura y escritura separadas en VHDL. Las herramientas de síntesis pueden detectar diseños de RAM en el código HDL e inferir automáticamente las megafunciones altsyncram o altdpram dependiendo de la arquitectura del dispositivo de destino.

Diagrama de nivel superior de RAM síncrono de reloj doble

Figura 1. Diagrama de nivel superior de RAM síncrono de reloj doble.

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