Este ejemplo describe un diseño de RAM sincrónica de doble reloj de 64 bits x 8 bits con direcciones de lectura y escritura separadas en VHDL. Las herramientas de síntesis pueden detectar diseños de RAM en el código HDL e inferir automáticamente las megafunciones altsyncram o altdpram dependiendo de la arquitectura del dispositivo de destino.
Figura 1. Diagrama de nivel superior de RAM síncrono de reloj doble.
Descargue los archivos utilizados en este ejemplo:
El uso de este diseño se rige por, y está sujeto a, los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®.
Tabla 1. Listado de puertos RAM síncronos de sincronización dual
Nombre de puerto |
Tipo |
Descripción |
|---|---|---|
datos[7:0] |
Entrada |
Entrada de datos de 8 bits |
dr[5:0] |
Entrada |
Entrada de dirección de lectura de 6 bits |
waddr[5:0] |
Entrada |
Entrada de dirección de escritura de 6 bits |
Nosotros |
Entrada |
Habilitar escritura |
rclk |
Entrada |
Reloj de lectura |
wclk |
Entrada |
Reloj de escritura |
q[7:0] |
Salida |
Salida de datos de 8 bits |