Este ejemplo de diseño demuestra cómo realizar el intercambio de bucle de bloqueo por fases (PLL) externo entre los núcleos receptores y el transmisor SPI-4.2.
En los casos normales, el intercambio de PLL interno para el transmisor y receptor SPI-4.2 se realiza automáticamente mediante la herramienta de síntesis Quartus® II durante la compilación. Sin embargo, hay casos especiales en los cuales el intercambio interno de PLL no funciona. Por ejemplo, la megafunción SPI-4.2 ALTLVDS del dispositivo Stratix® IV GX ES no admite el uso compartido de PLL interno debido a un problema de desalineación de DPA. En este caso, una opción en funcionamiento es utilizar intercambio de PLL externo con el fin de habilitar el intercambio de PLL.
Para obtener más información sobre cómo compartir las PLL internas, consulte el Apéndice B de la guía del usuario de la función Pos-PHY Nivel 4 MegaCore (PDF).
Para obtener más información sobre el problema de desalineación DPA en Stratix dispositivos IV GX ES, consulte la hoja de erratas Stratix IV GX ES.
Este ejemplo de diseño se creó y validó utilizando Quartus II 9.1.
Descargue los archivos utilizados en este ejemplo:
El uso de este diseño se rige por los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®
La Figura 1 muestra el diagrama de bloques de la arquitectura de simulación funcional
Figura 1. SPI-4.2 PLL externo con arquitectura de simulación funcional compartida.
El módulo del dispositivo en prueba (DUT) consta de núcleos receptores y transmisores SPI-4.2, la unidad merge_pll, la unidad de fuente de host de 128 bits y la unidad de disipador agente de 128 bits. La fuente host utiliza la interfaz™ Dei™ para transmitir datos al núcleo del transmisor SPI-4.2, mientras que el sumidero de agente de 128 bits recibe datos del núcleo receptor SPI-4.2. La unidad merge_pll genera señales de reloj rápido, reloj lento y reloj para los núcleos receptores y el transmisor SPI-4.2. Esta unidad también genera la señal rxsys_clk para el núcleo receptor SPI-4.2.
Los módulos de banco de prueba constan de una fuente de host de 128 bits idéntico para el núcleo spi-4.2 transmisor y un módulo de disipador de agente de variación de 64 bits para el núcleo receptor SPI-4.2. El núcleo receptor SPI-4.2 en el módulo de banco de prueba utiliza el ancho de ruta de datos de variación de 64 bits. Tanto el transmisor SPI-4.2 como los núcleos receptores para los módulos de banco de prueba no utilizan el uso compartido de PLL externo. En la implementación de hardware real, se pueden reemplazar con cualquier dispositivo SPI-4.2 de terceros que ejecute la misma funcionalidad.
La Figura 2 muestra el informe de compilación del ejemplo de diseño. Del informe, el número de PLLs utilizados es 1 de 8.
Figura 2. Informe de compilación para compartir PLL externa spi-4.2.
La Figura 3 muestra el informe de resumen del reloj.
Figura 3. Informe de resumen de reloj compartido de PLL externa SPI-4.2.
Enlaces relacionados
Para obtener más información relacionada con el protocolo core y la especificación SPI-4.2, vaya a:
Para obtener una explicación detallada sobre cómo realizar un intercambio de PLL externo entre el transmisor SPI-4.2 y los núcleos receptores, vaya a Intel Knowledge Database: