Este ejemplo describe un árbol de adicionador binario de 16 bits en Verilog HDL. Para los dispositivos con tablas de búsqueda de 4 entradas en elementos lógicos (LE), el uso de una estructura de árbol de agregador binario puede mejorar significativamente el desempeño.
Figura 1. Diagrama de nivel superior del árbol de agregador binario.
Descargue los archivos utilizados en este ejemplo:
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La Tabla 1 enumera los puertos en el diseño del árbol de agregador binario.
Tabla 1. Listado de puertos del árbol de agregados binarios
Descripciónnombre
| del tipo de | de | puerto |
|---|---|---|
| A[15:0], B[15:0], C[15:0], D[15:0], E[15:0] | Entrada | Entradas de datos de 16 bits |
| Clk | Entrada | Entrada de reloj |
| salida[15:0] | Salida | Salida de datos de 16 bits |