Debido a un problema en la versión 24.3.1 del software Quartus® Prime Pro Edition, compilaciones idénticas podrían producir resultados diferentes. Este problema se produce porque Platform Designer genera discrepancias intermitentes en los archivos de síntesis cuando se habilita la generación de IP paralela y sólo afecta a los dispositivos de FPGA Agilex™ 7.
Para evitar este problema, deshabilite la compilación paralela en el software Quartus® Prime Pro Edition y Platform Designer.
En el software Quartus® Prime Pro Edition:
• Vaya a Configuración de asignaciones > > Configuración del proceso de compilación.
• En Compilación paralela, establezca la cantidad máxima de procesadores permitidos en 1.
• Alternativamente, puede utilizar la siguiente asignación QSF:
set_global_assignment -name NUM_PARALLEL_PROCESSORS 1
En Platform Designer:
• En el cuadro de diálogo Generación , desactive la opción Usar varios procesadores para una generación rápida de IP (si está disponible) durante la generación del archivo HDL.
Este problema está programado para ser solucionado en una versión futura del software Quartus® Prime Pro Edition.