ID del artículo: 000094606 Tipo de contenido: Mantenimiento y desempeño Última revisión: 06/08/2024

¿Por qué la PI de PFL-II no cumple con las especificaciones de temporización de "nCONFIG alto a nSTATUS alto" de Agilex™ 7 para FPGA configuración?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • PLL FPGA IP Intel®
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en la versión 20.1 del software Quartus® Prime Pro Edition, la IP de PFL-II agota el tiempo de espera de 5 ms. El tiempo máximo de configuración esperado para la hoja de datos es de 20 ms para Agilex™ 7.

    Resolución

    Para evitar esto, el usuario puede cambiar el parámetro de nivel superior de IP llamado 'CONF_WAIT_TIMER_WIDTH' agregando +2.

    Este problema se ha solucionado en la versión 23.2 del software Quartus® Prime Pro Edition.

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