ID del artículo: 000093592 Tipo de contenido: Fe de erratas Última revisión: 29/01/2024

¿Por qué el ejemplo de diseño unido JESD204C Intel® FPGA IP E-Tile no es confiable durante la conexión en hardware?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a una limitación de PMA del transceptor E-Tile, el ejemplo de diseño vinculado JESD204C Intel® FPGA IP E-Tile falla intermitentemente durante la conexión. Si falla, no se afirmará el bloqueo de encabezado de sincronización (SH_LOCK) o el bloqueo multibloque extendido (EMB_LOCK) en el lado del receptor.

    Este problema se debe a una limitación de PMA de E-Tile en la que se produce una desalineación de corrección de TX cuando están habilitadas las configuraciones de enlace de canal y modo de transferencia de doble ancho de la PI PHY nativa del transceptor E-Tile en el JESD204C Intel® FPGA IP E-Tile.

    Este problema se puede observar utilizando la interfaz de mapeo de memoria PHY IP nativa del transceptor E-Tile Avalon® en la dirección 0x9h:

    • cfg_tx_deskew_sts[2] (0x9 bit[4]) muestra '0'
    • cfg_tx_deskew_sts[1:0] (0x9 bit[3:2]) muestra NO '11'
    Resolución

    Debido a la limitación de PMA del transceptor E-Tile, ya no se puede admitir la opción de modo vinculado.

    A partir de la versión 23.3 del software Intel® Quartus® Prime Pro Edition, solo se admitirán los modos no vinculados.


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