¿Por qué falla la simulación del diseño IP del FPGA F-Tile Serial Lite IV con modo PMA simplex?

Debido a un problema en la versión 22.4 del software Quartus® Prime Pro Edition, puede observar que la simulación del diseño de IP de F-Tile Serial Lite IV fallará con la siguiente configuración:

• OPN: dispositivos Agilex™ F-Tile con OPN que terminan con el sufijo VR0, VR1 y VR2
• Modo de simulación: Slowsim
• Tipo de modulación PMA: NRZ
• Tipo de PMA: FGT
• Velocidad de datos PMA: 17,4 Gbps
• Modo PMA: TX/RX
• Número de carriles PMA: >=14

Este problema se debe a que la frecuencia de reloj generada por el modelo de simulación tiene una desviación alta de la frecuencia esperada, lo que provoca un vacío de FIFO o un desbordamiento de FIFO.

Para evitar este problema, puede adoptar los dos métodos siguientes:

1. Cambie la OPN: dispositivos Agilex™ F-Tile con OPN que terminen con el sufijo VR3 y AA.
2. Cambie el modo de simulación de Slowsim a Fastsim.