ID del artículo: 000090990 Tipo de contenido: Mensajes de error Última revisión: 01/06/2023

Cuando se utiliza el Intel Agilex® 7 FPGA P-Tile, ¿por qué se ven errores de simulación al compilar los Intel® FPGA IP de DMA multicanal para el testbench PCI Express en el simulador de Cadence Xcexperto?

Descripción

Como se indica en el Cuadro 34. Simuladores compatibles con MCDMA IP P-Tile del Intel® FPGA IP de DMA multicanal para la Guía de usuario de ejemplo de diseño de PCI Express, el simulador de Cadence Xcexperto no es compatible si se intenta utilizar la simulación de esta configuración IP mediante Cadence Xcexpert, se verá el siguiente error:

$>./xcelium_setup.sh
~~~~~
xmelab: *W,DSEIEEE: Este diseño de SystemVerilog se simulará de acuerdo con las simulaciones de simulación de SystemVerilog de IEEE 1800-2009. Utilice la opción -disable_sem2009 para desactivar las simulaciones sv 2009.
xmelab: *F, CUMSTS: falta la directiva de escala de tiempo en uno o más módulos.
20.03-s005: (c) Copyright 1995-2020 Cadence Design Systems, Inc.
en las bibliotecas no existe la instantánea "pcie_ed_tb.pcie_ed_tb".

Resolución

La compatibilidad con el simulador de Cadence Xce simulator de esta configuración de PI está planeada para un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.

Para solucionar este problema con la versión de PI existente, asegúrese de utilizar un simulador compatible.

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