En Cyclone® dispositivo de soC V, hay tres fuentes de reloj para el bucle con bloqueo de fase (PLL) del sistema de procesador físico (HPS) SDRAM llamado eosc1_clk, eosc2_clk y f2s_sdram_ref_clk, pero no está disponible para especificar la fuente de reloj en la GUI de propiedad intelectual (IP) de HPS.
La selección de la fuente de reloj para HPS SDRAM PLL está controlada por el software precargador:
1. Genere spl_bsp a partir de los archivos de entrega, y pll_config.h se genera en la carpeta "generada" del directorio de destino de BSP.
2. En el archivo pll_config.h, cambie el siguiente valor al recurso de reloj previsto:
#define CONFIG_HPS_SDRPLLGRP_VCO_SSRC (0)
El valor 0 significa utilizar eosc1_clk como fuente de reloj de referencia SDRAM PLL, 1 significa utilizar eosc2_clk y 2 medios utilizar f2s_sdram_ref_clk.
3. Compile el Preloader y cree la imagen Preloader.