Debido a la función de frecuencia de ajuste automático del cable de descarga FPGA II (anteriormente conocido como cable de descarga USB Blaster II), la frecuencia (TCK) se establece en 24 MHz después de cada ciclo de alimentación, pero el diseño del ejemplo de IP de FPGA DDR4 Agilex™ limita la frecuencia JTAG (TCK) a 16 MHz, lo que hace que la instancia de fuentes y sondas en el sistema capture datos incorrectos.
Para evitar este problema, establezca JTAG TCK en 16 MHz antes de ejecutar la prueba de diseño de ejemplo de PI de Agilex™ FPGA DDR4. Una vez que la frecuencia se haya establecido correctamente, puede ignorar la siguiente advertencia al compilar su diseño:
Advertencia: El diseño de ejemplo de IP de la interfaz de memoria externa está utilizando las restricciones de tiempo JTAG predeterminadas de jtag_example.sdc. Para que el comportamiento del hardware sea correcto, debe revisar las restricciones de temporización y asegurarse de que reflejen con precisión la topología de JTAG y la velocidad del reloj.