ID del artículo: 000086819 Tipo de contenido: Resolución de problemas Última revisión: 15/08/2023

¿Por qué se informan relojes sin restricciones en el informe Relojes del analizador de sincronización cuando se utiliza la IP EMIF DDR4 Intel® Stratix® 10?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Interfaces de memoria externa FPGA IP Intel® Stratix® 10
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Es posible que los relojes sin restricciones se informen en el informe Relojes del analizador de sincronización cuando el reloj de referencia PLL se comparte entre varias IP EMIF Intel® Stratix® 10 porque el cable del reloj de referencia PLL se enruta a PLL no utilizados en la columna de E/S y el ajustador los reconoce como recursos de reloj.

    Por ejemplo, puede ver un mensaje de reloj sin restricciones similar al que se muestra a continuación.

    emif_ddr4_1|emif_ddr4_1|arch|arch_inst|pll_inst|pll_inst~refclk_Duplicate_4~io48tilelvds_0/s43_0_0__ioclknet48_tile__ref_clk0.reg ; ; Base; Sin restricciones;

    Resolución

    Puede ignorar con seguridad estos relojes sin restricciones porque no se utilizan en el diseño.

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