ID del artículo: 000086323 Tipo de contenido: Resolución de problemas Última revisión: 06/04/2023

¿Por qué son las restricciones de tiempo core_clk_out para las interfaces PCI Express para los dispositivos Cyclone® IV GX?, según el software Quartus® II.

Entorno

  • Componente genérico
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en la versión de software Quartus® II 9.1 SP1 y anteriores, para los dispositivos Cyclone® IV GX, la restricción de SDC de core_clk_out generado automáticamente se hace incorrectamente y se generará la siguiente advertencia durante la etapa de análisis y de siesis.

    Advertencia: Asignación de desperado: create_clock -name {core_clk_out} -period 8.000 -waveform { 0.000 4.000 } [get_nets {*altpcie_hip_pipen1b_inst|core_clk_out~clkctrl}]
    Advertencia: Argument <> es una colección vacía

    Para evitar este problema, cambie la restricción core_clk_out SDC en el archivo <variation name>.sdc a:
    create_clock -name {core_clk_out} -period 8.000 [get_nets *altpcie_hip_pipen1b_inst|core_clk_out*]

    Resolución

    Este problema no está programado para ser solucionado en un futuro lanzamiento del software Quartus II.

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