Debido a un problema en la versión de software Quartus® II 14.0 Intel® Arria® 10 FPGA Edition, es posible que vea un formato reducido de retención. Estos ocurren debido al enrutamiento rápido del dispositivo Intel Arria 10.
Para solucionar este problema, limite excesivamente el requisito de retención durante el ajuste de su diseño añadiendo las siguientes restricciones a las restricciones de diseño Synopsys (. SDC) archivo:
set quartus_exe $::TimeQuestInfo(nameofexecutable)
if { $quartus_exe == "quartus_fit" } {
información del tipo post_message "Sobre retención de restricción"
set_clock_uncertainty 0.20 –add –hold –enable_same_physical_edge \
-from [get_clocks {clk}] –to [get_clocks {clk}]
}
Esto proporciona al ajustador un requisito más ajustado mientras se sigue utilizando el requisito de retención correcto para la sincronización de apagado.
Esta restricción solo se debe agregar cuando sea necesario en lugar de globalmente y también se puede aplicar a rutas específicas en lugar de dominios de reloj completo. Si esto no resuelve su retención, los valores más grandes pueden sobrecargar las rutas violatorias.