Podría encontrar este error al crear instancias de la Intel® FPGA IP PLL con ciertas configuraciones de cambio de fase de reloj de salida.
Por ejemplo, una interfaz ALTLVDS con una velocidad dara de 700 Mbps y un factor de deserseración de 7, el informe de compilación muestra que los relojes de salida tendrán desplazamientos de fase de 180, 257 y 334 grados. Sin embargo, si entra en esta configuración de cambio de fase en el Intel® FPGA IP PLL, el editor de parámetros notificará este error.
Ingrese la configuración de cambio de fase como "ps" para reemplazar la configuración de grado en la Intel® FPGA IP PLL.
Este problema se corrigió en la versión 13.1 del software Quartus® II.