Debido a un problema en las versiones de software Quartus® II 14.1 y anteriores, es posible que vea esta advertencia al conectar la entrada de un búfer bidireccional a un cero constante al dirigirse a la familia de dispositivos Intel® Arria® 10.
El problema se produce debido a un problema de síntesis en el cual se cambian los puertos OE e IN para el búfer bidireccional.
El problema de síntesis afecta a todas las demás familias de dispositivos. Sin embargo, la advertencia actualmente solo se emite para la familia de dispositivos Intel Arria 10.
Para evitar este problema, utilice el atributo "keep" para conservar el cable constante como se muestra en el código de folowing:
Para VHDL:
const_zero_sig de señal: std_logic;
attribute keep: lec. res;
atributo keep de const_zero_sig: signal is true;
Comenzar
const_zero_sig
TRI_PIN
Para Verilog HDL:
hilo const_zero_sig /* síntesis conservar */;
asignar const_zero_sig = 1\'b0;
asignar TRI_PIN = habilitar? const_zero_sig: \'bz;
Está previsto que este problema se solucione en un futuro lanzamiento del software Quartus II.