ID del artículo: 000081679 Tipo de contenido: Resolución de problemas Última revisión: 15/08/2023

¿Por qué no puedo colocar un controlador basado en DDR3 UniPHY en el cuadrante 1 o 2 de un dispositivo SoC de Cyclone® V o Arria® V?

Entorno

  • Edición de suscripción de Intel® Quartus® II
  • Controlador DDR3 SDRAM con UniPHY FPGA IP Intel®
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Si intenta colocar un controlador basado en DDR3 UniPHY en el cuadrante 1 o 2, obtendrá los siguientes errores.

    Error (175020): Restricción ilegal del contador de salida PLL a la región (0, 31) a (0, 81): no hay ubicaciones válidas en la región
    Error (177013): No se puede enrutar desde la salida del contador de salida PLL al controlador de reloj regional dual de destino porque el destino está en la región incorrecta

    Los controladores basados en UniPHY utilizan relojes regionales duales para las señales de pll_afi_clk, pll_addr_cmd_clk y pll_config_clk. Esto es para permitir que una interfaz abarque un lado completo de un dispositivo.

    Ciertos cuadrantes de los dispositivos Cyclone® V SoC y Arria® V SoC no tienen relojes regionales duales.

    Resolución

    Es posible colocar un controlador basado en DDR3 UniPHY en el cuadrante 1 o 2. Debe asegurarse de que, en el archivo QSF, el controlador DDR3 utilice asignaciones de reloj regionales, en lugar de asignaciones de reloj regionales duales.

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