Descorrelación de sincronización del núcleo a la periferia (C2P) del SoC Arria V y Arria V

Existe una correlación errónea del modelo de sincronización en un subconjunto de rutas de datos del núcleo a la periferia (C2P), lo que podría dar lugar a una salida de FPGA incorrecta para diseños que tienen baja holgura de configuración en las rutas afectadas.

Esto afecta a los diseños de sistemas integrados en chip Arria® V y Arria V (excluidos los dispositivos Arria V GZ) que utilizan los pines de salida afectados en los bancos de E/S superior o inferior.

Este problema no afecta a las transferencias de la periferia al núcleo (P2C), los bancos de E/S a la derecha, los transceptores y el controlador de memoria física.

Comprobación de los pines afectados utilizados en el diseño
Si su diseño se dirige a dispositivos SoC Arria V o Arria V (excluidos los dispositivos Arria V GZ), consulte el archivo de Excel ArriaV_PinList para obtener una lista de los pines afectados indicados en texto rojo. Si su diseño utiliza alguno de los pines afectados, vuelva a ejecutar el análisis de sincronización utilizando el parche de modelo de temporización disponible para reflejar el margen de temporización real en su diseño, como se describe a continuación.

Vuelva a ejecutar el análisis de sincronización en la versión de software actualizada
Si sus diseños están dirigidos a dispositivos SoC Arria V o Arria V (excluidos los dispositivos Arria V GZ), o si está depurando un problema relacionado con el tiempo, vuelva a ejecutar el análisis de sincronización utilizando el parche del modelo de temporización disponible de la siguiente manera:

1. Haga una copia de seguridad de la base de datos de diseño.
   
2. Abra el diseño en la versión anterior del software Quartus® II y, a continuación, exporte la base de datos. En el menú Proyecto, haga clic en Exportar base de datos. Cuando se le pida, exporte la base de datos al directorio de export_db sugerido.
   
3. Inicie el software Quartus II con el parche del modelo de temporización instalado.
   
4. Abra el proyecto. Cuando se le pregunte si desea sobrescribir la versión anterior de la base de datos, haga clic en \'Sí' e importe la base de datos desde el directorio export_db.
   
5. Ejecute el analizador de tiempo TimeQuest en el diseño.
   
6. Si hay infracciones de temporización, vuelva a compilar con el parche del modelo de temporización para cerrar la temporización en el diseño.
   

Pasos para mejorar el cierre de sincronización (UniPHY Quarter Rate DDR3)
Para mejorar el cierre de temporización en interfaces UniPHY DDR3 de velocidad de un cuarto en dispositivos SoC de Arria V o Arria V, Altera recomienda cambiar la fase del dominio del reloj inmediatamente anterior al dominio del reloj periférico. Siga estos pasos para facilitar el cierre de temporización al usar el parche del modelo de temporización.

1. Cree un nuevo archivo de texto y asígnele el nombre 'quartus.ini'
   
2. Guarde este archivo en el directorio principal. Los siguientes son directorios principales de ejemplo, pero pueden ser diferentes en el equipo en función de las variables de entorno.
   
   • Para Windows: C:\Usuarios\<nombre de usuario>
     
   • Para Linux: /home/<nombre de usuario>
     
3. Inserte el siguiente comando INI en el archivo quartus.ini para aumentar la relación de instalación en la cantidad especificada de valor de fase.
   
   • uniphy_av_hr_clock_phase = <phase_value>
   
   Los <phase_value> legales que se utilizarán son de manera decremental de 22.5 ° desde el valor predeterminado de 360 ° (es decir, los <phase_value> que se insertarán en el archivo quartus.ini son 337.5 °, 315 °, 292.5 °, 270 °, etc.).
   Por ejemplo:
   
   • La inserción uniphy_av_hr_clock_phase=337.5 aumentará la relación de configuración predeterminada en 22,5°.
     
   • La inserción uniphy_av_hr_clock_phase=315 aumentará la relación de configuración predeterminada en 45°.
     
   • La inserción uniphy_av_hr_clock_phase=292.5 aumentará la relación de configuración predeterminada en 67,5°.
     
   • La inserción uniphy_av_hr_clock_phase=270 aumentará la relación de configuración predeterminada en 90°.
4. Regenere la PI UniPHY, recompile el diseño y garantice el cierre de la sincronización.

Pasos para mejorar el cierre de sincronización (LVDS Tx)
Para mejorar el cierre de tiempo en LVDS Tx en dispositivos SoC de Arria V o Arria V, Altera recomienda cambiar la fase del dominio del reloj inmediatamente anterior al dominio del reloj periférico. Siga estos pasos para facilitar el cierre de la sincronización utilizando el parche del modelo de temporización*.

1. Cree un nuevo archivo de texto y asígnele el nombre 'quartus.ini'
   
2. Guarde este archivo en el directorio del proyecto.
   
3. Inserte el siguiente comando INI en el archivo quartus.ini para activar la función de cambio de fase. Esto por defecto aumentará la relación de configuración de las transferencias en 400ps.
   
   • av_lvds_c2p_sclk_phase_shift_en = on
   
   
4. Elimine los directorios db y incremental_db del proyecto, vuelva a compilar el diseño y garantice el cierre de tiempo.
   
5. Si no se cumple el tiempo después de utilizar el comando anterior, intente utilizar otros valores de desplazamiento de fase agregando el siguiente comando en el mismo archivo quartus.ini y repita el paso 4.
   
   • av_lvds_c2p_sclk_phase_shift = <phase_value>

Nota: El valor de fase está en ps, que no debe incluirse en la variable ini.

Para actualizar el modelo de temporización, descargue e instale el parche apropiado para su versión del software Quartus II.

• Descargue la versión 13.0 Service Pack 1 parche 1.dp6c para Windows (.exe)
• Descargue la versión 13.0 Service Pack 1 parche 1.dp6c para Linux (.run)
• Descargue el archivo Léame para el software Quartus II versión 13.0 Service Pack 1 parche 1.dp6c (.txt)

• Descargue la versión 13.1 Update 4 parche 4.64 para Windows (.exe)
• Descargue la versión 13.1 Update 4 parche 4.64 para Linux (.run)
• Descargue el archivo Léame para el software Quartus II versión 13.1 Update 4 parche 4.64 (.txt)

• Descargue la versión 14.0 Update 2 parche 2.18 para Windows (.exe)
• Descargue la versión 14.0 Update 2 parche 2.18 para Linux (.run)
• Descargue el archivo Léame para el software Quartus II versión 14.0 Update 2 parche 2.18 (.txt)

• Descargue la versión 14.1 Update 1 parche 1.18 para Windows (.exe)
• Descargue la versión 14.1 Update 1 parche 1.18 para Linux (.run)
• Descargue el archivo Léame para el software Quartus II versión 14.1 Update 1 parche 1.18 (.txt)

• Descargue la versión 15.0 Update 1 parche 1.04 para Windows (.exe)
• Descargue la versión 15.0 Update 1 parche 1.04 para Linux (.run)
• Descargue el archivo Léame para el software Quartus II versión 15.0 Update 1 parche 1.04 (.txt)

La actualización del modelo de temporización incluirá la versión 15.0 Update 2 del software Quartus II.