Problema crítico
Debido a un problema en la versión 18.1 y anteriores del software Intel® Quartus® Prime Pro Edition, la simulación del ejemplo de diseño para la variante de núcleo IP de FPGA Intel® Stratix® Ethernet 100G de baja latencia con "Habilitar RS-FEC" o
Las opciones seleccionadas "Enable Dynamic RS-FEC" fallarán en NCSim o Xcelium. Este error normalmente tomará la forma:
*F,NOSNAP: La instantánea 'basic_avl_tb_top' no existe en las bibliotecas.
Para evitar este problema, no seleccione las opciones Habilitar RS-FEC o Habilitar RS-FEC dinámico en el editor de parámetros de IP al generar el ejemplo de diseño para simulación en NCSim o Xcelium.