ID del artículo: 000080852 Tipo de contenido: Resolución de problemas Última revisión: 31/10/2023

¿Por qué falla la simulación de ejemplo de diseño en NCSim o Xcelium para la variante de núcleo IP de Intel® Stratix® 10 FPGA Ethernet 100G de baja latencia al seleccionar las opciones "Habilitar RS-FEC" o "Habilitar RS-FEC dinámico"?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet FPGA IP Intel® de 100 G de baja latencia
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Debido a un problema en la versión 18.1 y anteriores del software Intel® Quartus® Prime Pro Edition, la simulación del ejemplo de diseño para la variante de núcleo IP de FPGA Intel® Stratix® Ethernet 100G de baja latencia con "Habilitar RS-FEC" o
    Las opciones seleccionadas "Enable Dynamic RS-FEC" fallarán en NCSim o Xcelium. Este error normalmente tomará la forma:

    *F,NOSNAP: La instantánea 'basic_avl_tb_top' no existe en las bibliotecas.

    Resolución

    Para evitar este problema, no seleccione las opciones Habilitar RS-FEC o Habilitar RS-FEC dinámico en el editor de parámetros de IP al generar el ejemplo de diseño para simulación en NCSim o Xcelium.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

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