ID del artículo: 000079714 Tipo de contenido: Resolución de problemas Última revisión: 21/12/2023

El compilador Quartus® II falla para diseños Stratix® II GX con transceptores configurados en configuraciones enlazadas x4 (PCI Express (PIPE) x4, XAUI y Basic x4) y enlazadas x8 (PCI Express (PIPE) x8) según la ubicación del canal.

Entorno

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

El software Quartus® II requiere ubicaciones de canales específicas para las siguientes configuraciones de canales enlazados a fin de compilar el diseño con éxito.

1) x4 configuraciones de canal vinculado:

En los modos PCI Express (PIPE) x4 y XAUI, los canales transmisor y receptor están enlazados. En el modo x4 básico, solo se unen los canales del transmisor.

a) Para una implementación PCI Express (PIPE) x4 o XAUI, debe conectar los canales lógicos ALT2GXB a los canales físicos de la siguiente manera:

  • Canal lógico 0 (tx_dataout[0]/rx_datain[0]) -> canal físico 0 en el bloque del transceptor
  • Canal lógico 1 (tx_dataout[1]/rx_datain[1]): > canal físico 1 en el bloque del transceptor
  • Canal lógico 2 (tx_dataout[2]/rx_datain[2]) -> canal físico 2 en el bloque del transceptor
  • Canal lógico 3 (tx_dataout[3]/rx_datain[3]) -> canal físico 3 en el bloque del transceptor

b) Para una implementación de Basic x4, debe conectar los canales lógicos ALT2GXB a los canales físicos de la siguiente manera:

  • Canal lógico 0 (tx_dataout[0]): > canal físico 0 en el bloque del transceptor
  • Canal lógico 1 (tx_dataout[1]): > canal físico 1 en el bloque de transceptores
  • Canal lógico 2 (tx_dataout[2]): > canal físico 2 en el bloque del transceptor
  • Canal lógico 3 (tx_dataout[3]): > canal físico 3 en el bloque del transceptor

El software Quartus® II genera errores de compilación cuando los canales lógicos no están conectados a los canales físicos como se recomendó anteriormente.

Para una configuración enlazada x4, Altera recomienda conectar los canales físicos 0, 1, 2 y 3 en el bloque del transceptor a los carriles 0, 1, 2 y 3 del conector respectivo, respectivamente.

2) Configuraciones de canal enlazado x8:

Para una implementación de PCI Express (PIPE) x8, debe conectar los canales lógicos de ALT2GXB a los canales físicos de la siguiente manera:

  • Canal lógico 0 (tx_dataout[0]/rx_datain[0]): > canal físico 0 en el bloque del transceptor maestro
  • Canal lógico 1 (tx_dataout[1]/rx_datain[1]) -> canal físico 1 en el bloque transceptor maestro
  • Canal lógico 2 (tx_dataout[2]/rx_datain[2]): > canal físico 2 en el bloque del transceptor maestro
  • Canal lógico 3 (tx_dataout[3]/rx_datain[3]) -> canal físico 3 en el bloque del transceptor maestro
  • Canal lógico 4 (tx_dataout[4]/rx_datain[4]): > canal físico 0 en el bloque de transceptor esclavo
  • Canal lógico 5 (tx_dataout[5]/rx_datain[5]): > canal físico 1 en el bloque de transceptor esclavo
  • Canal lógico 6 (tx_dataout[6]/rx_datain[6]) -> canal físico 2 en el bloque de transceptor esclavo
  • Canal lógico 7 (tx_dataout[7]/rx_datain[7]): > canal físico 3 en el bloque de transceptor esclavo

Resolución

El software Quartus® II genera errores de compilación cuando los canales lógicos no están conectados a los canales físicos como se recomendó anteriormente.

Para un enlace PCI Express x8, Altera recomienda conectar los canales físicos 0, 1, 2, 3, 4, 5, 6 y 7 en el bloque del transceptor a los carriles 0, 1, 2, 3, 4, 5, 6 y 7 del conector periférico PCI Express, respectivamente.

Para conocer el mapeo legal de canales físicos a carriles PCI Express x8 en todos los demás dispositivos Stratix II GX, consulte la sección "Distribución del reloj del transceptor" en el capítulo "Descripción general de la arquitectura del transceptor Stratix II GX" en el volumen 2 del manual del dispositivo Stratix II GX.

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