ID del artículo: 000077811 Tipo de contenido: Información y documentación sobre productos Última revisión: 04/08/2023

¿Cómo se corrigen las infracciones de sincronización de la configuración del núcleo cuando vinculo dos controladores de memoria física DDR3 desde el borde superior al borde inferior del dispositivo FPGA?

Entorno

  • Software Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Cuando conecta dos controladores de memoria dura (HMC) DDR3 situados en los bordes superior e inferior y utiliza pll_afi_half_clk como reloj del puerto MPFE, puede obtener violaciones de la sincronización de configuración del núcleo entre las rutas bonding_in_* y bonding_out_*.

    Aunque se permite que el reloj MPFE funcione hasta la mitad de la frecuencia del controlador de memoria dura, la frecuencia máxima de reloj MPFE depende del desempeño del tejido central. El recorrido de bonding_out_* a bonding_in_* se enruta a través del tejido central y es demasiado largo, lo que ocasiona una violación de la sincronización.

    Resolución

    Disminuya la frecuencia de reloj de MPFE para lograr el cierre de sincronización y aumente el ancho de datos del puerto MPFE para mantener el mismo ancho de banda en la interfaz de memoria.

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