La PI física de PCIe* Stratix® 10 ES puede encontrar fugas de crédito durante la transmisión TLP. Cuando el TX FIFO interno de Hard IP se llena, puede provocar una fuga de crédito. Esto puede llevar a que la interfaz de usuario se limite junto con la información inexacta consumida de crédito que se informa en la interfaz de crédito de TX.

Todas las configuraciones Gen1, Gen2 y Gen3 en Stratix dispositivos 10 GX con ES1 L-Tiles, ES2 L-Tiles o ES1 H-Tiles se ven afectadas y pueden observar una degradación del desempeño, lo que resulta en un menor ancho de banda.

Para evitar esta errata, debe supervisar y proteger el crédito disponible para cada tipo de transacción: contabilizada (P), no contabilizada (NP) y finalización (Cpl) utilizando la siguiente fórmula. No calcule el tx_*_cdts_limit utilizando la señal tx_*_cdts_consumed de la interfaz de crédito TX:
Crédito disponible = Créditos anunciados del socio: GB
Donde GB = 128 créditos para datos, 64 créditos para encabezado.
Para los dispositivos que anuncian menos de 128 créditos, esta solución no se aplica.

A continuación se muestra un pseudocódigo de ejemplo para el tipo de tráfico NPH TLP (lectura de memoria sin carga útil) para evitar fugas de crédito mientras se sigue la regla de pedidos PCIe*
1a. Haga un seguimiento del número de TLP NP pendientes de la siguiente manera:

Si (num_of_outstanding_NP_TLP < Initial_NPH_Credit) {
Send_NPH_packet;
}
1b. (O) Proteger el crédito disponible para los TLP NPH de la siguiente manera:

Si ((tx_nph_cdts – 64) > 0) {
Send_NPH_packet;
}

Esta errata se corrige en Stratix® dispositivos de 10 GX con ES3 L-Tiles, L-Tiles de producción, ES2 H-Tiles o H-Tiles de producción, y todos Intel Stratix dispositivos 10 SX.