Debido a un problema en el ejemplo de diseño de R-Tile Avalon® Streaming Intel® FPGA IP para PCI Express, el estándar de E/S predeterminado para los pines de entrada del reloj de referencia de PCI Express es CML.
De acuerdo con la especificación básica de PCI Express y las pautas de conexión de pines de la familia de dispositivos Intel Agilex®, los pines de entrada de reloj de referencia deben configurarse en el estándar de E/S HCSL.
Este problema se corrigió en Intel® Quartus® software Prime Pro Edition 21.3.