Debido a un error en el software Quartus® II, un diseño que tiene el núcleo IP LVDS SERDES configurado en modo TX y el modo RX Soft-CDR asignado al mismo banco de E/S en un dispositivo de Intel® Arria® 10 fallará en la etapa de ajuste.  Esto se debe a que las instancias de ciclo bloqueado por fase (PLL) dentro de los dos núcleos de IP no se combinarán correctamente con el software Quartus® II. Por lo tanto, se requerirán diferentes PPL para los diferentes núcleos IP LVDS SERDES. Sin embargo, cada banco de E/S tiene solo una PLL de E/S.

Este problema solo afecta la configuración del RX Soft-CDR.  Las configuraciones RX no DPA o RX DPA-FIFO no se ven afectadas.

Tenga en cuenta que el núcleo IP Ethernet de triple velocidad utiliza el IP LVDS SERDES configurado en el modo RX Soft-CDR.

Descargue el siguiente parche para la versión 14.0 Intel Arria 10 FPGA Edition del software Quartus® II:

• Versión 14.0a10 parche 0.01a para Windows (.exe)
• Versión 14.0a10 parche 0.01a para Linux (.run)
• Archivo readme versión 14.0a10 0.01a (.txt)

Este problema se ha solucionado a partir de la versión 14.1 del software Quartus® II.