ID del artículo: 000074250 Tipo de contenido: Resolución de problemas Última revisión: 04/09/2023

¿Por qué los relojes de salida del IOPLL Intel® FPGA IP tienen cambios de fase incorrectos con respecto al reloj de referencia en simulación en Intel Arria® 10 y Intel Cyclone® 10 GX?

Entorno

  • Intel® Quartus® Prime Standard Edition
  • Intel® Quartus® Prime Pro Edition
  • IOPLL Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema con el modelo de simulación generado por Intel® Quartus® Prime Software, los relojes de salida del Intel FPGA IP IOPLL pueden tener cambios de fase incorrectos con respecto al reloj de referencia en simulación en Intel Arria® 10 y Intel® Cyclone® 10 GX.

    Los relojes de salida del hardware IOPLL Intel FPGA IP tienen cambios de fase correctos de acuerdo con la configuración de desplazamiento de fase en el editor de parámetros IP.

    Resolución

    Realice una verificación de hardware al comprobar los cambios de fase de los relojes de salida del Intel FPGA IP IOPLL en Intel® Arria® 10 y Intel® Cyclone® 10 GX.

    Productos relacionados

    Este artículo se aplica a 2 productos

    Mostrar todo

    El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.