Debido a un problema con el modelo de simulación generado por Intel® Quartus® Prime Software, los relojes de salida del Intel FPGA IP IOPLL pueden tener cambios de fase incorrectos con respecto al reloj de referencia en simulación en Intel Arria® 10 y Intel® Cyclone® 10 GX.
Los relojes de salida del hardware IOPLL Intel FPGA IP tienen cambios de fase correctos de acuerdo con la configuración de desplazamiento de fase en el editor de parámetros IP.
Realice una verificación de hardware al comprobar los cambios de fase de los relojes de salida del Intel FPGA IP IOPLL en Intel® Arria® 10 y Intel® Cyclone® 10 GX.