Low Latency Ethernet 100G MAC y PHY Intel® FPGA IP Core

Descripción general

Intel® ofrece la flexibilidad, la escalabilidad y la configurabilidad máximas con el núcleo Intel® FPGA IP Ethernet de 100 G de baja latencia dirigido a la infraestructura de redes y centro de datos. El núcleo Intel® FPGA IP Ethernet de 100 G de baja latencia cumple el estándar IEEE 802.3ba-2010, incluye un control de acceso al medio (MAC), PHY, subcapa de codificación física (PCS), conexión al medio físico (PMA) y un bloque opcional de conexión de errores hacia adelante (FEC). También incluye la compatibilidad con la marca de tiempo IEEE 1588v2 y la capacidad de impulsar los planos posteriores en FPGA Intel® Stratix® e Intel® Arria® compatibles. Esta IP se puede utilizar para interfaces chip a chip que utilizan módulos de interconexión de cobre o transceptores opticos.

Funciones

• El núcleo de IP está diseñado según el estándar Ethernet IEEE 802.3ba-2010 de alta velocidad, disponible en el sitio web IEEE (www.ieee.org). El MAC ofrece el procesamiento de fotogramas de conexión directa para optimizar la latencia, es compatible con la velocidad de línea de cable completa con una longitud de fotograma de 64 byte y el tráfico de longitud consecutiva o mixta sin pérdida de paquetes. Todas las variaciones del núcleo Intel® FPGA IP de Ethernet de 100 G de baja latencia incluyen componentes MAC y PHY de díplex completos y ofrecen las siguientes características:

Características de PHY:

• Lógica de PCS suave que interactúa de manera fluida con transceptores seriales de FPGA Intel® Stratix® 10 de 25.78125 Gbps
• Interfaz externa CAUI-4 que consiste en cuatro carriles del transceptor serial sólido FPGA que funciona a 25.78125 Gbps
• Corrección de errores hacia adelante opcional de Reed-Solomon: FEC RS(528.514)
• Compatibilidad con el protocolo de entrenamiento de autonegociación/enlace (AN/LT)

Características de control de estructura de fotogramas:

• Compatibilidad con paquetes jumbo
• Control de uso indirecto de comprobación de redundancia cíclica (CRC) de TX y RX
• Generación e inserción opcional de TX CRC
• Opciones de uso indirecto de preámbulo RX y TX para aplicaciones que requieren transferencia propietaria de información de administración de usuarios
• Carga de fotogramas automática de TX para cumplir la longitud mínima de fotogramas Ethernet de 64 byte

Monitoreo y estadísticas de fotogramas:

• Comprobación de RX CRC e informe de errores
• Comprobación SFD estricta de RX opcional según la especificación IEEE
• Comprobación de paquetes con errores de formato RX según la especificación IEEE
• Indicación de tipo de fotogramas de control recibidos
• Contadores de estadísticas opcionales
• Señalización de falla opcional: informa la falla local y genera fallas remotas (estándar Ethernet IEEE 802.3ba-2012, cláusula 66)

Control de flujo:

• Funcionamiento de control de flujo Ethernet opcional que utiliza los registros de pausa o la interfaz de pausa (IEEE 802.3, cláusula 31)
• Control de flujo opcional basado en la prioridad que utiliza los registros de pausa para un control fino (estándar IEEE 802.1Qb-2011, enmienda 17)
• Control de filtración de fotogramas de pausa

Características de depuración y comprobabilidad:

• Bucle invertido PMA en serie opcional (TX a RX) en el transceptor en serie para autopruebas de diagnóstico
• La capacidad de inserción de errores de TX es compatible con pruebas y depuración
• Acceso opcional a Intel® FPGA Debug Master Endpoint (ADME) para la depuración o el monitoreo de la integridad de la señal PHY

Interfaces del sistema de usuario:

• Interfaz de administración de mapeado de memoria Avalon® (Avalon-MM) para acceder al control y los registros de estado del núcleo de IP
• La interfaz de la ruta de datos Avalon-ST se conecta a la lógica del cliente con el inicio de fotogramas en el byte más significante (MSB). El ancho de datos de interfaz de 512 bits garantiza la velocidad de datos a pesar de esta alineación de SOP de interfaz de cliente RX y opción de uso indirecto de preámbulo RX y TX
• Control de restablecimiento de hardware y software

Para obtener una especificación detallada del protocolo Ethernet, consulte el estándar Ethernet de alta velocidad IEEE 802.3ba-2010.