Introducción a SDC en RTL y análisis de sincronización temprana

Descripción

El análisis de sincronización juega un papel fundamental en el ciclo de diseño de FPGA, y las restricciones precisas son esenciales para cumplir con los requisitos de tiempo. El software Quartus® Prime Pro ofrece la función SDC en RTL, que te permite aplicar restricciones directamente a los pines jerárquicos dentro de tu diseño RTL. En este video, exploraremos los fundamentos de SDC-on-RTL y profundizaremos en las ventajas que aporta a sus nuevos proyectos de diseño.